布局考慮
該電路或其它任何高速/高分辨率電路的性能都高度依賴于適當(dāng)?shù)腜CB布局,包括但不限于電源旁路、信號(hào)路由以及適當(dāng)?shù)碾娫磳雍徒拥貙?。有關(guān)PCB布局的詳情,請(qǐng)參見指南 MT-031和MT-101以及“ 高速印刷電路板布局實(shí)用指南”一文。
系統(tǒng)性能
24位AD7192 Σ-Δ 型ADC可在該電路中提供非常好的性能。有關(guān)Σ-Δ 型ADC的更多詳情, 請(qǐng)參見指南 MT-022 和 MT-023。
在配置設(shè)為斬波禁用、輸出數(shù)據(jù)速率為4.7 Hz、增益為1且采用一個(gè)SINC4濾波器的情況下,噪聲性能如圖2所示,500個(gè)樣本的噪聲分布直方圖則如圖3所示。該電路中測(cè)得的峰峰值噪聲約為 3.9 μV(見圖2),均方根噪聲為860 nV。這相當(dāng)于峰峰值(無(wú)噪聲碼)分辨率為20位,均方根分辨率為23位。表3顯示了斬波禁用且采用一個(gè)SINC4濾波器時(shí)一些數(shù)據(jù)速率和增益設(shè)置條件下的AD7192均方根噪聲。
圖2. 噪聲輸出(VREF = 4.096 V, AVDD = 5 V, Output Data Rate = 4.7 Hz, a Rate = 4.7 Hz,
圖3. 噪聲直方圖(VREF = 4.096 V,AVDD =5 V,輸出數(shù)據(jù)速率 = 4.7Hz,增益 = 1,斬波禁用,SINC4濾波器)
表3. 斬波禁用且采用一個(gè)SINC4濾波器時(shí)不同輸出數(shù)據(jù)速率和增益設(shè)置條件下的AD7192系統(tǒng)均方根分辨率(減去2.7位以獲取峰峰值或無(wú)噪聲碼分辨率)
常見變化
可使用其它集成PGA的24位或較低分辨率的Σ-Δ型ADC,例如AD7190、AD7193、AD7797和 AD7799。如果無(wú)需對(duì)輸入信號(hào)進(jìn)行衰減, 則可使用功耗低于AD8475 的 AD8476。
在無(wú)需衰減和高輸入阻抗的應(yīng)用中,可將AD7192 直接連接到傳感器,以避免模擬前端調(diào)理電路引入的噪聲。例如,滿量程輸出電壓較小的稱重傳感器無(wú)需衰減,因此可以直接連接到AD7192 差分輸入端(參見 CN-0102、 CN-0107、 CN-0108、 CN-0118、 CN-0119和 CN-0155)
評(píng)論
查看更多