競逐FinFET設(shè)計商機　EDA廠搶推16/14納米新工具 - 全文

　　EDA 業(yè)者正大舉在FinFET市場攻城掠地。隨著臺積電、聯(lián)電和英特爾（Intel）等半導體制造大廠積極投入16/14奈米FinFET制程研發(fā)，EDA工具開發(fā)商也亦步亦趨，并爭相發(fā)布相應(yīng)解決方案，以協(xié)助IC設(shè)計商克服電晶體結(jié)構(gòu)改變所帶來的新挑戰(zhàn)，卡位先進制程市場。

　　16/14奈米（nm）先進制程電子設(shè)計自動化（EDA）市場戰(zhàn)火正式點燃。相較起28/20奈米製程，16/14奈米以下制程采用的鰭式場效電晶體 （FinFET）結(jié)構(gòu)不僅提升晶片設(shè)計困難度（圖1），更可能拖累產(chǎn)品出貨時程，為協(xié)助客戶能突破FinFET製程設(shè)計瓶頸，EDA廠商不約而同發(fā)布針對 FinFET製程的最新解決方案，欲于新一波的晶片設(shè)計商機中迅速擴大市占。

　　圖1 與平面電晶體結(jié)構(gòu)不同的FinFET製程，將帶給IC設(shè)計商另一波挑戰(zhàn)。

　　例如益華（Cadence）即針對28奈米以下製程及FinFET製程發(fā)布最新版Virtuoso布局（Layout）設(shè)計套件，該套件具備電子意識設(shè)計 （Electrically Aware Design， EAD）功能，可以協(xié)助行動裝置積體電路（IC）設(shè)計商縮短產(chǎn)品設(shè)計週期并提高客製IC效能。

　　新思科技（Synopsys）則是攜手聯(lián)電宣布兩家公司的合作已獲得初步成果；聯(lián)電採用新思科技DesignWare邏輯庫IP組合和Galaxy實作平臺StarRC寄生參數(shù)提取工具，成功完成聯(lián)電第一個14奈米FinFET製程驗證工具設(shè)計定案。

　　製程持續(xù)演進　晶片設(shè)計挑戰(zhàn)重重

　　圖2 益華客製IC與仿真產(chǎn)品管理資深團隊總監(jiān)Wilbur Luo指出，Virtuoso設(shè)計平臺目前已有75%的市占率。

　　益華客製IC與仿真（Simulation）產(chǎn)品管理資深團隊總監(jiān)Wilbur Luo（圖2）表示，半導體製程由28奈米演進至16/14奈米FinFET製程的過程中，IC設(shè)計商會面臨愈來愈嚴重的電致遷移 （Electromigration， EM）問題以及布局依賴效應(yīng)，加上先進製程設(shè)計規(guī)則多且復雜，將導致IC設(shè)計工程師在設(shè)計和驗證數(shù)十億電晶體的同時，也面臨龐大的上市時程壓力。

　　為協(xié)助客戶順利克服FinFET製程挑戰(zhàn)，益華發(fā)表新Virtuoso設(shè)計套件，該套件可針對電致遷移問題，在工程師繪製布局時提出分析及警告，讓工程師即時更正其設(shè)計；此外，Virtuoso設(shè)計套件亦具備在類比設(shè)計環(huán)境的仿真過程中擷取電流、電壓資訊，并傳送至布局環(huán)境的能力。

　　另一方面，Virtuoso設(shè)計套件可實現(xiàn)部分布局（Partial Layout）功能，亦即工程師可直接在布局設(shè)計過程中即時電子化分析、模擬、驗證內(nèi)部連結(jié)，以確保其布局架構(gòu)正確（圖3）。該設(shè)計功能讓工程師減少其設(shè)計往返（Iteration）時間，以及避免其晶片過度設(shè)計（Over Design），進而導致耗電高、影響晶片效能，及占位空間增加等問題。

　　圖3 在EDA設(shè)計工具的幫助下，工程師可在設(shè)計週期中提早發(fā)現(xiàn)問題并及時解決。

　　Luo指出，博通（Broadcom）已于28奈米製程實際使用Virtuoso布局套件，而其通訊晶片在提高效能表現(xiàn)與縮小尺寸之余，更受惠于 Virtuoso部分布局功能，而較上一代晶片縮短30%的設(shè)計時程。他認為，未來IC設(shè)計商在FinFET製程世代將面臨更嚴峻的挑戰(zhàn)，而 Virtuoso設(shè)計套件的角色也將更加吃重。

　　另一方面，臺積電也宣布將擴大與益華在Virtuoso設(shè)計平臺上的合作關(guān)係，以設(shè)計和驗證其先進製程硅智財（IP），同時，臺積電亦將以SKILL為基礎(chǔ)的製程設(shè)計套件（PDKs）擴大應(yīng)用于16奈米製程，以實現(xiàn)Virtuoso設(shè)計平臺的色彩意識布局（Color-aware Layout）、先進繞線（Advanced Routing）和自動對準（Auto-alignment）等功能。

　　事實上，不僅臺積電在FinFET製程布局上煞費苦心，***另一家晶圓代工廠聯(lián)電，亦已于6月底完成首款14奈米FinFET製程驗證工具的設(shè)計定案，而新思科技正是協(xié)助其設(shè)計的重要功臣。

　　EDA 業(yè)者正大舉在FinFET市場攻城掠地。隨著臺積電、聯(lián)電和英特爾（Intel）等半導體製造大廠積極投入16/14奈米FinFET製程研發(fā)，EDA工具開發(fā)商也亦步亦趨，并爭相發(fā)布相應(yīng)解決方案，以協(xié)助IC設(shè)計商克服電晶體結(jié)構(gòu)改變所帶來的新挑戰(zhàn)，卡位先進製程市場。

　　新思提供關(guān)鍵IP　聯(lián)電布陣14nm制程

　　聯(lián)電市場行銷副總郭天全表示，此次設(shè)計定案的成功，是聯(lián)電技術(shù)研發(fā)的重要里程碑，聯(lián)電的目標是提供客戶高競爭力的FinFET技術(shù)解決方案，協(xié)助客戶產(chǎn)品走在技術(shù)前端。聯(lián)電選擇新思科技做為此次重要合作伙伴，塬因在于新思科技在FinFET領(lǐng)域的專業(yè)，以及在先進製程開發(fā)DesignWare硅智財?shù)呢S富經(jīng)驗。此次合作成果將可大大嘉惠IC設(shè)計公司，為客戶帶來功耗、效能、成本等各面向的產(chǎn)品競爭力。

　　新思科技硅智財與系統(tǒng)行銷副總John Koeter表示，新思科技致力于開發(fā)開發(fā)通過驗證的FinFET硅智財與IC設(shè)計工具，可協(xié)助聯(lián)電認證關(guān)鍵製程和硅智財測試結(jié)構(gòu)，藉此降低IC設(shè)計公司整合產(chǎn)品的風險，并且加速其產(chǎn)品的量產(chǎn)時程。

　　據(jù)了解，聯(lián)電將在2015年量產(chǎn)首批產(chǎn)品，緊追英特爾（Intel）及臺積電的腳步。事實上，由于FinFET製程具備高效能、低功耗，以及比平面互補式金屬氧化物半導體（CMOS）製程較低的數(shù)據(jù)保留電壓等優(yōu)勢，因而成為IC設(shè)計公司高度重視的先進製程節(jié)點。

　　新思科技製程驗證工具將提供初期數(shù)據(jù)，讓聯(lián)電得以調(diào)整其14奈米FinFET製程，藉以得到最佳化功耗、性能和裸晶（Die）面積。同時，新思科技驗證工具也提供製程檢視數(shù)據(jù)，讓聯(lián)電FinFET模擬模型與硅製程結(jié)果具更高關(guān)聯(lián)性。

　　新思科技DesignWare FinFET邏輯庫硅智財（IP）組合包括高速、高密度、低功耗的標準元件（Standard Cell），內(nèi)含多重臨界電壓（Voltage Threshold）工具并支援多重通道長度，以降低漏電流（圖4）。

　　圖4 完善的IP組合是確保IC設(shè)計品質(zhì)的重要工具。

　　另一方面，新思科技StarRC （Resistance/Capacitance）寄生參數(shù)提取工具提供14奈米先進擷取技術(shù)，該技術(shù)奠基于FinFET元件特有的叁維（3D）模型。 StarRC工具具備可精準描述FinFET電晶體擷取資料的獨特能力，因此，其嵌入式解決工具可產(chǎn)生最高精度的電阻/電容寄生模型，讓IP開發(fā)商能夠優(yōu)化產(chǎn)品高效能及低功耗特色。

　　至于明導國際（Mentor Graphics）也已于5月獲得臺積電認證16奈米FinFET驗證工具，并與叁星（Samsung）共同策畫14奈米製程處理設(shè)計套件。

　　顯而易見，各大EDA廠及晶圓廠的目光已全面集中于16/14奈米FinFET製程的龐大商機，并且在先進製程的設(shè)計過程中，雙方不僅須加強自身產(chǎn)品競爭力，更須仰賴跟彼此的資源交換、互通有無，才能搶先于競爭對手之前交付客戶最理想的解決方案。