高速電路信號完整性分析與設(shè)計(jì)—高速電路的時(shí)序分析

　　電路中，數(shù)據(jù)的傳輸一般都是在時(shí)鐘對數(shù)據(jù)信號進(jìn)行有序的收發(fā)控制下進(jìn)行的。芯片只能按規(guī)定的時(shí)序發(fā)送和接收數(shù)據(jù)，過長的信號延遲或信號延時(shí)匹配不當(dāng)都會(huì)影響芯片的建立和保持時(shí)間，導(dǎo)致芯片無法正確收發(fā)數(shù)據(jù)，從而使系統(tǒng)不能正常工作。隨著系統(tǒng)時(shí)鐘頻率的不斷提高和信號邊沿不斷變陡，系統(tǒng)對時(shí)序有更高的要求，一方面留給數(shù)據(jù)傳輸?shù)挠行ёx寫窗口越來越小，另一方面，傳輸延時(shí)要考慮的因素增多，要想在很短的時(shí)間限制里，讓數(shù)據(jù)信號從驅(qū)動(dòng)端完整地傳送到接收端，就必須進(jìn)行精確的時(shí)序計(jì)算和分析。

　　由于高速系統(tǒng)對時(shí)序的要求越來越嚴(yán)格，要保證好的時(shí)序，就必須有好的時(shí)鐘器件;這其中包括時(shí)鐘發(fā)生器和時(shí)鐘緩沖器。首先要求時(shí)鐘發(fā)生器提供低抖動(dòng)、高質(zhì)量的時(shí)鐘信號，在設(shè)計(jì)時(shí)序系統(tǒng)時(shí)，要求選擇合適的時(shí)鐘緩沖器進(jìn)行設(shè)計(jì)，從而保證盡量大的時(shí)序余量。時(shí)鐘器件是電路板上的重要器件之一，它決定著經(jīng)過電路板的信號的節(jié)奏和精度，它在電子產(chǎn)品中無所不在，形狀、尺寸和種類也多種多樣，如高速、低速、低功率、低歪斜、多輸出、單輸出、單電壓、多電壓、零延遲、可編程等等。

　　在討論時(shí)鐘器件的同時(shí)，本章還討論了時(shí)鐘設(shè)計(jì)中要考慮的一個(gè)關(guān)鍵因素——時(shí)鐘抖動(dòng)。時(shí)鐘抖動(dòng)是時(shí)鐘脈沖的輸出躍遷與其理想位置的偏差。本章最后探討了抖動(dòng)的產(chǎn)生、影響、測量方法以及解決方案。

　　7.1時(shí)序系統(tǒng)

　　按照不同的時(shí)鐘策略將信號的傳輸方式分為以下幾類：

　　1. 異步方式;信號靠握手傳輸。

　　2. 外時(shí)鐘同步方式;兩塊芯片均使用外部時(shí)鐘。

　　3. 內(nèi)時(shí)鐘同步方式;兩塊通訊芯片中，一塊芯片給另一塊芯片提供時(shí)鐘。

　　4. 源同步方式;時(shí)鐘、數(shù)據(jù)輸出時(shí)固定相位同時(shí)傳輸。

　　5. 時(shí)鐘數(shù)據(jù)恢復(fù)方式;從信號中同時(shí)提取數(shù)據(jù)與時(shí)鐘。

　　本章將主要介紹高速數(shù)字互連設(shè)計(jì)中兩種常用的同步時(shí)序系統(tǒng)(共同時(shí)鐘同步和源時(shí)鐘同步)，并分析其工作原理，然后來討論影響時(shí)序的因素，給出其解決方案。

　　7.1.1公共時(shí)鐘同步的時(shí)序分析

　　7.1.1.1公共時(shí)鐘同步原理

　　公共時(shí)鐘同步，是指在數(shù)據(jù)的傳輸過程中，總線上的驅(qū)動(dòng)端和接收端共享同一個(gè)時(shí)鐘源，在同一個(gè)時(shí)鐘緩沖器(clock buffer)發(fā)出同相時(shí)鐘作用下完成數(shù)據(jù)的正確的發(fā)送和接收。

　　圖7-1所示為一個(gè)典型的公共時(shí)鐘同步數(shù)據(jù)收發(fā)工作示意圖。在該例子中，驅(qū)動(dòng)端(處理器)向接收端(芯片組)傳送數(shù)據(jù)，我們可以將整個(gè)數(shù)據(jù)傳送的過程考慮為三個(gè)步驟：

　　1.核心處理器提供數(shù)據(jù);

　　2.在第一個(gè)系統(tǒng)時(shí)鐘的上升沿到達(dá)時(shí)，處理器將數(shù)據(jù)Dp鎖存至Qp輸出;

　　3.Qp沿傳輸線傳送到接收端觸發(fā)器的Dc，并在第二個(gè)時(shí)鐘上升沿到達(dá)時(shí)，將數(shù)據(jù)傳送到芯片組內(nèi)部。

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