共同時鐘的并行總線時序設計 - 應對高速PCB設計的時序問題

　　接下來討論綠色部分，也就是共同時鐘的并行總線時序設計?；蛟S有人會說，這都是過時的設計，并且200M以內(nèi)的信號沒有必要討論，隨便設計就好。其實，現(xiàn)在很多系統(tǒng)還會采用CPCI的構(gòu)架，PCIX總線還在通信、工控等行業(yè)中大量采用。并且，共同時鐘系統(tǒng)達到133M以上，時序設計非常困難?？梢哉f如果沒有真正理解時序設計的原理，你可能設計一個5G的PCIE2.0系統(tǒng)沒有什么問題，而設計一個166M的PCIX系統(tǒng)，則會出現(xiàn)做一個失敗一個的情況。系統(tǒng)完全無法運行在預期的頻率上，而不得不降頻使用。當然，這里面有兩個原因：其一是每一代總線發(fā)展到瓶頸之后才會進入下一代總線。在各自的瓶頸上，時序裕量非常小，設計極為困難。其二，由于技術的發(fā)展，大家更多的關注DDR3，關注高速串行總線，共同時鐘系統(tǒng)的研究越來越少，相應的總結(jié)文章也不常見。這就帶來很多設計問題，也就是上面的回答里面SDRAM分組等長設計錯誤的原因。

　　首先，我們?nèi)绾闻袛嘁粋€系統(tǒng)是共同時鐘？方法很簡單，找時鐘樹。確定時鐘的關系是判斷各種時序系統(tǒng)的關鍵。共同時鐘系統(tǒng)一般有一個外部的晶振或者晶體，然后通過時鐘分配器分別連接到系統(tǒng)的驅(qū)動端和接收端，由這個外部時鐘線來控制系統(tǒng)的時序工作方式（如圖2所示）。

　　圖2：數(shù)據(jù)傳輸方式。

　　第一個時鐘邊沿在驅(qū)動端發(fā)送數(shù)據(jù)，第二個時鐘邊沿在接收端接收數(shù)據(jù)，為了保證數(shù)據(jù)的穩(wěn)定可靠傳輸，需要滿足一定的建立保持時間裕量。共同時鐘的時序關系公式為：

　　從公式可以直接得出結(jié)論，共同時鐘的時序等長關系是一個范圍，而不是等長。又因為飛行時間的最小時序要求一般都可以滿足，也就是第二個公式在很多場合可以忽略不計，這樣，PCB設計就只是需要符合第一個公式，結(jié)論就是走線越短越好。任何因為并不存在時序要求而做的整個總線繞等長而導致總線布線度增加和串擾增加的設計是錯誤的，失敗的例子也非常多。