為何7納米成半導體發(fā)展的瓶頸？

　　納米制程節(jié)點將是半導體廠推進摩爾定律(Moore’s Law)的下一重要關(guān)卡。半導體進入7納米節(jié)點后，前段與后段制程皆將面臨更嚴峻的挑戰(zhàn)，半導體廠已加緊研發(fā)新的元件設計構(gòu)架，以及金屬導線等材料，期兼顧尺寸、功耗及運算性能表現(xiàn)。

　　臺積電預告2017年第二季10納米芯片將會量產(chǎn)，7納米制程的量產(chǎn)時間點則將落在2018年上半。反觀英特爾(Intel)，其10納米制程量產(chǎn)時間確定將延后到2017下半年。但英特爾高層強調(diào)，7納米制程才是決勝關(guān)鍵，因為7納米的制程技術(shù)與材料將會有重大改變。

　　比較雙方未來的制程藍圖時間表，臺積電幾乎確認將于10納米制程節(jié)點時超越英特爾。但英特爾財務長Stacy Smith在2016年Morgan Stanley技術(shù)會議上強調(diào)，7奈米制程才是彼此決勝的關(guān)鍵點，并強調(diào)7奈米的制程技術(shù)與材料與過去相比，將會有重大突破。

　　過去，在90納米制程開發(fā)時，就有不少聲音傳出半導體制程發(fā)展將碰觸到物理極限，難以繼續(xù)發(fā)展下去，如今也已順利地走到10奈米，更甚至到7或是5納米制程節(jié)點，以過去的我們而言的確是難以想像。

　　英特爾在技術(shù)會議上的這一番談話，引起我們對未來科技無限想像的空間，到底英特爾將會引進什么樣的革新技術(shù)?以及未來在制程發(fā)展上可能會遭遇到什么樣的挑戰(zhàn)?本文將會試著從半導體制程的前段(元件部分)、后段(金屬導線)以及市場規(guī)模等因素來探討先進制程未來可能面臨的挑戰(zhàn)，以及對應的解決辦法。

　　閘極設計走向全包覆結(jié)構(gòu)

　　半導體前段制程的挑戰(zhàn)，不外乎是不斷微縮閘極線寬，在固定的單位面積之下增加晶體管數(shù)目。不過，隨著閘極線寬縮小，氧化層厚度跟著縮減，導致絕緣效果降低，使得漏電流成為令業(yè)界困擾不已的副作用。半導體制造業(yè)者在28奈米制程節(jié)點導入的高介電常數(shù)金屬閘極(High-k Metal Gate，HKMG)，即是利用高介電常數(shù)材料來增加電容值，以達到降低漏電流的目的。其關(guān)系函式如下：

　　根據(jù)這樣的理論，增加絕緣層的表面積亦是一種改善漏電流現(xiàn)象的方法。鰭式場效晶體管(Fin Field Effect Transistor，F(xiàn)inFET)即是藉由增加絕緣層的表面積來增加電容值，降低漏電流以達到降低功耗的目的，如圖1所示。

　　圖1傳統(tǒng)平面式(左)與鰭式場效晶體管(右)圖片來源：IDF，Intel Development Forum(2011)

　　圖2為未來晶體管科技發(fā)展藍圖與挑戰(zhàn)。鰭式場效晶體管為三面控制，在5或是3納米制程中，為了再增加絕緣層面積，全包復式閘極(Gate All Around，GAA)將亦是發(fā)展的選項之一。但結(jié)構(gòu)體越復雜，將會增加蝕刻、化學機械研磨與原子層沉積等制程的難度，缺陷檢測(Defect Inspection)亦會面臨到挑戰(zhàn)，能否符合量產(chǎn)的條件與利益將會是未來發(fā)展的目標

　　圖2未來晶體管科技發(fā)展藍圖與挑戰(zhàn)圖片來源：Applied Materials(2013)

　　III-V族、硅鍺材料呼聲高然物理挑戰(zhàn)艱鉅

　　改變信道材料亦是增加IC運算性能與降低功耗的選項之一，晶體管的工作原理為在閘極施予一固定電壓，使信道形成，電流即可通過。在數(shù)位電路中，藉由電流通過與否，便可代表邏輯的1或0。

　　過去信道的材料主要為硅，然而硅的電子遷移率(Electron Mobility)已不符需求，為了進一步提升運算速度，尋找新的信道材料已刻不容緩。一般認為，從10奈米以后，III-V族或是硅鍺(SiGe)等高電子(電洞)遷移率的材料將開始陸續(xù)登上先進制程的舞臺。

　　圖2清楚指出10奈米與7奈米將會使用SiGe作為信道材料。鍺的電子遷移率為硅的2～4倍，電洞遷移率(Hole Mobility)則為6倍，這是鍺受到青睞的主要原因，IBM(現(xiàn)已并入Global Foundries)在硅鍺制程上的著墨與研究甚多。