EDA技術探索之DIBL應用分析

2022年，集成電路半導體行業(yè)最熱的頭條是“EDA被全面封鎖”。如何突破EDA封鎖，成為行業(yè)發(fā)展的關鍵詞，也是群體焦慮。在全球市場，有人比喻EDA是“芯片之母”，如果沒有了芯片，工業(yè)發(fā)展和社會進步將處處受制，EDA的重要性也上升到了戰(zhàn)略性高度。盡管國際封鎖形勢嚴峻，但睿智的中國科技人擅于把危機化為機會，從《加快自動研發(fā)應用，讓工業(yè)軟件不再卡脖子》，到《破解科技卡脖子要打好三張牌》，即一要打好“基礎牌”，提升基礎創(chuàng)新能力；二要打好“應用牌”，加強對高精尖國貨的應用；三是要打好“人才牌”，讓人才留得住、用得上、有發(fā)展……，各種政策、舉措和實際行動，處處彰顯了我們中國科技的發(fā)展韌性。

我們EDA探索頻道，今天迎來了第五期的精彩內容——DIBL，下面就跟著小編一起來開啟今天的探索之旅吧~

在討論Vt roll-off時，我們介紹了閾值電壓下降的主要原因，即在短溝道器件當中，由于溝道長度太短而不足以抵消漏極勢壘對于源極的影響。

事實上，針對這個現(xiàn)象有一個專有名詞叫做DIBL（Drain Induced Barrier Lowing）。

圖：DIBL示意。引自 N.Aurora, MOSFET MODELING FOR VLSI SIMULATION ：Theory and Practice

DIBL在半導體器件當中是一個非常重要的課題。可以把閾值電壓寫成漏源電壓的函數(shù)。

在這個視角下，可以把漏極看作第二個柵極。σ稱為靜態(tài)反饋系數(shù)，或者叫DIBL系數(shù)。

DIBL不僅只發(fā)生在亞閾值區(qū)，引起閾值電壓的下降。在飽和區(qū)晶體管導通后，由于勢壘的降低，同樣會引入更多的載流子注入，從而降低晶體管的導通電阻。

測量Vt roll-off相對是比較繁瑣的。因為要在同一個芯片上找技術參數(shù)相同且只有柵極長度不同的一系列器件來測量閾值電壓。既然DIBL是引起Vt roll-off的核心原因，那用DIBL來做到以點代面，就會方便許多。

從DIBL的定義當中，可以看出其嚴格的意義應該是一段勢能的降低。所以DIBL應該要測出或者算出不同柵極電壓下，源極與溝道交界處的能帶位置。但是操作層面上的同學表示：

在實際操作當中，有多種簡化的方式來定義DIBL，常用的是直接把Vtsat與Vtlin的差值定為DIBL即可。

圖：長溝道（a）和短溝道（b）器件轉移特性曲線示意。引自 S.SZE，M.K.LEE，Semiconductor Devices Physics and Technology

在這樣的定義下，我們只需要對一個器件測試在線性區(qū)和飽和區(qū)的性質，便可以很快地對DIBL有一個認識了。

上期當中我們引入一個公式來描述：

這里的可以稱為DIBL特征長度。其表征了DIBL的大小程度。當柵級長度固定時，我們需要更小的DIBL特征長度來保證器件的性能不退化。例如下圖是柵極長度從350nm到90nm器件所對應的柵極氧化層厚度的示意圖。氧化層下降的趨勢非常明顯，核心就是增加柵極對溝道的控制能力，減小DIBL等現(xiàn)象的發(fā)生。

圖：不同柵極長度下柵氧化層厚度。引自 Chenming Hu Modern Semiconductor Devices for Integrated Circuits

到了90nm結點，氧化層厚度僅有15A左右。這在制造難度，物理特性上都帶來了一系列難以克服的挑戰(zhàn)。為了解決這個問題，必須在材料層面上有所創(chuàng)新。包括DPN，HighK等技術都是在材料性質上做出了改變，從而延續(xù)了集成電路器件的繼續(xù)發(fā)展，這便是后面的話題了。

編輯：黃飛

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