EDA探索之MOSFET收縮規(guī)則

2022年，集成電路半導(dǎo)體行業(yè)最熱的頭條是“EDA被全面封鎖”。如何突破EDA封鎖，成為行業(yè)發(fā)展的關(guān)鍵詞，也是群體焦慮。在全球市場(chǎng)，有人比喻EDA是“芯片之母”，如果沒(méi)有了芯片，工業(yè)發(fā)展和社會(huì)進(jìn)步將處處受制，EDA的重要性也上升到了戰(zhàn)略性高度。盡管國(guó)際封鎖形勢(shì)嚴(yán)峻，但睿智的中國(guó)科技人擅于把危機(jī)化為機(jī)會(huì)，從《加快自主研發(fā)應(yīng)用，讓工業(yè)軟件不再卡脖子》，到《破解科技卡脖子要打好三張牌》，即一要打好“基礎(chǔ)牌”，提升基礎(chǔ)創(chuàng)新能力；二要打好“應(yīng)用牌”，加強(qiáng)對(duì)高精尖國(guó)貨的應(yīng)用；三是要打好“人才牌”，讓人才留得住、用得上、有發(fā)展……，各種政策、舉措和實(shí)際行動(dòng)，處處彰顯了我們中國(guó)科技的發(fā)展韌性。

我們EDA探索頻道，今天迎來(lái)了第12期的內(nèi)容——MOSFET收縮（2）- Heterogeneous Era，下面就跟著小編一起來(lái)開(kāi)啟今天的探索之旅吧~

上一期我們談到了芯片的微縮規(guī)則，在微米時(shí)代，基本上依據(jù)這個(gè)規(guī)則就可以實(shí)現(xiàn)集成電路的微縮，所以稱為“Happy Scaling Era”。然而，當(dāng)集成電路發(fā)現(xiàn)到深亞微米，尤其在90nm這一代時(shí)，就Happy不起來(lái)了。比如，SiO2柵氧化物被縮小到約1.2納米時(shí)，柵氧化物的漏電流呈指數(shù)增加。傳統(tǒng)的MOSFET縮放規(guī)則也要求電源電壓的縮?。ūM管不是完全按比例的），降低供應(yīng)電壓和閾值電壓會(huì)導(dǎo)致越來(lái)越高的亞閾值漏電流。如果不能對(duì)柵氧化物厚度和閾值電壓進(jìn)行縮放，傳統(tǒng)的微縮規(guī)則就沒(méi)有辦法正常地工作了。

簡(jiǎn)單的微縮規(guī)則又稱為同質(zhì)（homogenous）微縮，意即器件的物理結(jié)構(gòu)不發(fā)生大的改變，各種關(guān)鍵的幾何尺寸同時(shí)發(fā)生收縮。當(dāng)同質(zhì)微縮沒(méi)有辦法滿足集成電路的發(fā)展時(shí)，自然就進(jìn)入了異質(zhì)（heterogenous）微縮的時(shí)間。所謂異質(zhì)，即在器件的材料和結(jié)構(gòu)上出現(xiàn)了較大的變化，新物理機(jī)制的引入大大增強(qiáng)了器件的性能，從而推動(dòng)摩爾定律的持續(xù)發(fā)展。

一般來(lái)說(shuō)，在器件層面最關(guān)鍵的改進(jìn)有四項(xiàng)，應(yīng)力工程，高介電常數(shù)介質(zhì)/金屬柵，絕緣體上硅和FinFET。

應(yīng)力工程

在Intel的90nm技術(shù)節(jié)點(diǎn)，柵氧化層厚度被壓縮到了約1.2nm，相比于0.13微米僅縮小了大約0.8倍，從所周知，繼續(xù)微縮規(guī)劃，新的一代技術(shù)要達(dá)到0.7倍的尺寸才能滿足需求。而由于不可抑制的隧道效應(yīng)，柵氧不可能降低。Intel在PMOS引入了鍺硅材料，來(lái)對(duì)溝道施加壓應(yīng)力，在NMOS引入氧化硅的應(yīng)力層，來(lái)對(duì)溝道施加張應(yīng)力。由于應(yīng)力的引入，增強(qiáng)了載流子的遷移率。從而補(bǔ)足了柵氧化層微縮不夠的性能損失。而在65nm技術(shù)節(jié)點(diǎn)，柵氧化層沒(méi)有微縮，通過(guò)應(yīng)力工程的進(jìn)一步加強(qiáng)，實(shí)現(xiàn)了器件性能的提升。代工廠方面，臺(tái)積電在45/40這一代技術(shù)節(jié)點(diǎn)也全面采用了應(yīng)力工程來(lái)提升器件性能。

圖：Intel 90nm節(jié)點(diǎn)PMOS與NMOS截面圖。引自Mark Bohr，The Evolution of Scaling from the Homogeneous Era to the?Heterogeneous Era, IEDM 2011

HKMG

應(yīng)力工程可以在柵氧不微縮的情況下推動(dòng)兩代技術(shù)進(jìn)步，然而柵極本身的限制也是不得不面對(duì)的問(wèn)題。為了增強(qiáng)器件性能，我們需要柵極有盡量厚的物理厚度，以抑制漏電流的產(chǎn)生，同時(shí)還要有盡量薄的等效厚度，以使柵電壓有效地作用在溝道上。這就指向了必須找到高介電常數(shù)（High K）的絕緣材料，來(lái)同時(shí)滿足兩個(gè)方面的要求。到了Intel的45nm時(shí)代，氧化鉿被選中成為新的柵氧化層材料。

圖：Intel的HighK技術(shù)宣傳材料

與之相配套的，柵極材料由多晶硅換回了金屬材料（早期的柵極材料是鋁，其后改為多晶硅以實(shí)現(xiàn)自對(duì)準(zhǔn)工藝），以應(yīng)對(duì)多晶硅耗盡引起的電阻增大等問(wèn)題。從而增強(qiáng)了驅(qū)動(dòng)能力和器件性能的均勻性。

High K材料與金屬柵實(shí)際上是兩項(xiàng)技術(shù)改進(jìn)，但是由于他們往往聯(lián)袂出現(xiàn)，所以經(jīng)常稱為HKMG。

圖：Intel的器件性能進(jìn)步。引自Mark Bohr，The Evolution of Scaling from the Homogeneous Era to the Heterogeneous Era, IEDM 2011

HMKG技術(shù)幫助Intel繼續(xù)將技術(shù)推進(jìn)至45nm和32nm兩代，臺(tái)積電等代工廠在28nm技術(shù)節(jié)點(diǎn)也全面引入HKMG。至此，應(yīng)力工程結(jié)合HKMG，以及Silicide，Low K層間介質(zhì)等技術(shù)將集成電路的平面工藝推至巔峰。單個(gè)器件的性能達(dá)到了之前無(wú)法想象的水平，同時(shí)也越來(lái)越逼近物理上的極限。為了推動(dòng)集成度的進(jìn)一步提升，集成電路產(chǎn)業(yè)從二維平面飛升到了三維。

編輯：黃飛