為什么英特爾那么牛？制程工藝引業(yè)界驚嘆！

　　半導(dǎo)體制程工藝上，英特爾要是說第二，那沒人敢說第一。晶圓制造這個圈子，英特爾毫無疑問處于第一流，其他廠商包括IBM，英飛凌，NEC，意法半導(dǎo)體以及東芝等公司，以及目前半導(dǎo)體代工行業(yè)的老大老二老三——臺積電、 GlobalFoundries、三星，統(tǒng)統(tǒng)都是二流。

　　說這么絕對可能有人不服，小編舉最近的一個例子，英特爾僅僅破一次例為美國芯片制造商Altera代工首個四核64位ARM Cortex-A53處理器，就引發(fā)了業(yè)界一片驚嘆。

　　為了讓大家一窺 Intel在半導(dǎo)體制造工藝上的牛逼，筆者選取數(shù)月前參加Intel新品交流會后，印象深刻的45nm以下HKMG的成型工藝來做探討。

　　隨著晶體管尺寸的不斷縮小，HKMG（high-k絕緣層+金屬柵極）技術(shù)幾乎已經(jīng)成為45nm以下級別制程的必備技術(shù)。不過在制作HKMG結(jié)構(gòu)晶體管的 工藝方面，業(yè)內(nèi)卻存在兩大各自固執(zhí)己見的不同陣營，以IBM為代表的前柵極Gate-first工藝流派和以Intel為代表的后柵極Gate-last 工藝流派。更準(zhǔn)確點(diǎn)說，在步入HKMG時代之初，只有Intel 和其他所有半導(dǎo)體企業(yè)之別。

　　前柵極和后柵極工藝實(shí)現(xiàn)HKMG結(jié)構(gòu)，在技術(shù)上有什么差別，請看這段引用：

　　Gate- last是用于制作金屬柵極結(jié)構(gòu)的一種工藝技術(shù)，這種技術(shù)的特點(diǎn)是在對硅片進(jìn)行漏/源區(qū)離子注入操作以及隨后的高溫退火工步完成之后再形成金屬柵極；與此相對的是Gate-first工藝，這種工藝的特點(diǎn)是在對硅片進(jìn)行漏/源區(qū)離子注入操作以及隨后的退火工步完成之前便生成金屬柵極。Gate-last工藝的難點(diǎn)則在于工藝較復(fù)雜，芯片的管芯密度同等條件下要比Gate-first工藝低，需要設(shè)計方積極配合修改電路設(shè)計才可以達(dá)到與Gate-first 工藝相同的管芯密度級別。采用Gate-first工藝制作HKMG的劣勢，是用來制作high-k絕緣層和制作金屬柵極的材料必須經(jīng)受漏源極退火工步的高溫，會導(dǎo)致PMOS管Vt門限電壓的上升，這樣會影響了管子的性能。

　　如果對這段不太理解的童鞋，只需要記住一點(diǎn)：后柵極成型HKMG技術(shù)制造的芯片，功耗更低、漏電更少，高頻（即高性能）運(yùn)行狀態(tài)也更穩(wěn)定；但是生產(chǎn)制造技術(shù)復(fù)雜、良品率低、初期很難大規(guī)模量產(chǎn)；（在沒有采用3D晶體管結(jié)構(gòu)前）管芯密度低，對晶圓的利用不夠經(jīng)濟(jì)；真正實(shí)用時，還需要用戶層面的配合，即客戶廠商根據(jù)需求配合修改電路設(shè)計。

　　45nm以下必要的HKMG技術(shù)中Gate-first/Gate-last成型工藝各有優(yōu)劣，Intel追求未來的性能增長選擇Gate-last，其他廠商則選擇整體難度較小、眼下更容易實(shí)用的Gate-first，經(jīng)過幾年發(fā)展后，情況如何呢？

　　先看Gate-first，下面這段話引用自英特爾中國技術(shù)發(fā)言人洪力的評價：

　　28 納米去年TSMC（臺積電）剛剛用到所謂后柵極工藝，英特爾從45納米開始用后柵工藝，那是4年以前的事。這個時候功耗就來的小，那個時候我們出來包括 IBM那些所有的人出來說英特爾宣布做后柵工藝的時候，不可能達(dá)到經(jīng)濟(jì)利益上的量產(chǎn)，因為太難做了，英特爾做出來了。為什么后柵很重要，當(dāng)處理器運(yùn)算的頻率高的時候，你的功耗就會很大，這部分做起來很不容易。所以你會看到去年很長時間都講到產(chǎn)能不足的問題，現(xiàn)在TSMC有了，三星的 28納米還是前柵工藝的。到22納米的時候我們其實(shí)已經(jīng)開始做三維晶體管，這是晶體管的一個創(chuàng)新，柵極起來了。那樣的分布方式使得它的性能和功耗、密度都會有一個更大的提高，你去看一看TSMC的3D的晶體管是2015年開始量產(chǎn)，可以看到中間差多遠(yuǎn)，三年半的時間。此28納米和彼22納米不是一回事。還有一些廠商說還有14納米更小的，這跟做邏輯的不是一回事，所以英特爾領(lǐng)先是按代來衡量的，是一代還是兩代。

　　再看看Gate-last，這是臺積電研發(fā)部門高級副總裁蔣尚義從Gate-first陣營轉(zhuǎn)向Gate-last陣營時說的話：

　　和 20年前一樣，我們現(xiàn)在又遇到了如何控制Vt（管子門限電壓）的難題。如今的Gate-first+HKMG工藝同樣存在很難控制管子Vt電壓的問題。盡管廠商可以在管子的上覆層（capping layer）上想辦法對這種缺陷進(jìn)行補(bǔ)償，不過這種方案“極其復(fù)雜和困難程度相當(dāng)高”Gate-last工藝當(dāng)然也存在一些局限性。比如這種工藝制出的管子結(jié)構(gòu)很難實(shí)現(xiàn)平整化。不過如果設(shè)計方的Layout團(tuán)隊能夠在電路設(shè)計方面做出一些改動，那么就可以克服這個問題，使Gate-last工藝制作出來的芯片的管芯密度與Gate-first工藝相近。在我們采用后柵極工藝的時候，有的客戶一開始抱怨連連，曾一度表示如果采用這種新工藝，那么產(chǎn)品的管芯密度很難與Gate-first保持一致，不過經(jīng)過我們多次面對面的商談討論，客戶們已經(jīng)完全接受了這種新的工藝。我相信目前仍堅守Gate-first陣營的廠商在22nm制程節(jié)點(diǎn)將被迫轉(zhuǎn)向采用Gate-last工藝。我不是在批評他們，只是認(rèn)為他們最終會改變觀念的。除非他們能找到一種成本低，極具創(chuàng)意的方案來控制管子的門限電壓，否則他們必然要轉(zhuǎn)向Gate-last工藝。