一種高性能32位移位寄存器單元的設(shè)計(jì)

　　摘要：本文給出了一種可用于32位以上CPU執(zhí)行單元的移位寄存器電路，并針對(duì)CISC指令集INTEL X86進(jìn)行了優(yōu)化（由于RISC指令集中移位類指令實(shí)現(xiàn)比較簡(jiǎn)單，故沒有在文中討論）；采用指令預(yù)處理的技術(shù)和通過冗余位，能很方便的實(shí)現(xiàn)帶進(jìn)位標(biāo)志 CF移位和設(shè)置CF位，并使得每條移位指令的平均執(zhí)行速度為兩個(gè)指令周期。

　　1、32位CPU中執(zhí)行單元總體結(jié)構(gòu)

　　我們所設(shè)計(jì)的32位CPU的執(zhí)行部分采用雙總線結(jié)構(gòu)，數(shù)據(jù)總線（Abus，Bbus）的寬度是32位。由于移位類指令如果用ALU進(jìn)行實(shí)現(xiàn)的話，必然會(huì)耗費(fèi)太多的CPU周期，為實(shí)現(xiàn)在一個(gè)指令周期內(nèi)對(duì)32位數(shù)據(jù)進(jìn)行任意位的移位操作，因此有必要在執(zhí)行單元中設(shè)計(jì)專用硬件移位寄存器，在執(zhí)行移位類指令時(shí)由它進(jìn)行32位數(shù)據(jù)的移位。

　　圖1給出了32位CPU執(zhí)行單元總體結(jié)構(gòu)數(shù)據(jù)流結(jié)構(gòu)簡(jiǎn)圖，并省略了所有控制信號(hào)。圖中Abus為雙向32數(shù)據(jù)總線，Bbus為單向32位數(shù)據(jù)總線。由于考慮到要實(shí)現(xiàn)INTEL X86系列所有的移位類指令（RCR，RCL，ROR，ROL等），所以移位寄存器在設(shè)計(jì)時(shí)采用雙輸入端，即實(shí)際該移位寄存器最大能實(shí)現(xiàn)64位移位。通過特殊的指令預(yù)設(shè)置方法，并通過增加冗余位實(shí)現(xiàn)標(biāo)志位的設(shè)置。

　　2、移位寄存器單元的設(shè)計(jì)

　　2.1 矩陣移位器和樹狀移位器

　　在CPU中移位寄存器單元的設(shè)計(jì)一般采用的是矩陣結(jié)構(gòu)和樹狀結(jié)構(gòu)的移位器。

　　2.1.1 矩陣結(jié)構(gòu)（Matrix Style）移位器

　　它的結(jié)構(gòu)為一傳輸門組成的陣列。行數(shù)等于操作數(shù)據(jù)寬度，列數(shù)等于最多能移位數(shù)如圖2所示（以4位舉例）。

　　其中A3～A0是4位數(shù)據(jù)輸入線，sh3～sh0是 4根控制信號(hào)線。每次進(jìn)行N位移位操作，對(duì)應(yīng)的shN為高，其它控制信號(hào)為低。

　　這種結(jié)構(gòu)的優(yōu)點(diǎn)是：（1）數(shù)據(jù)傳輸?shù)乃俣瓤?，每個(gè)信號(hào)到達(dá)輸出端只經(jīng)過了一級(jí)傳輸，不受移位器位數(shù)限制；（2）版圖很規(guī)整。缺點(diǎn)是：（1）每根控制信號(hào)的負(fù)載太大，如32位移位器，每根信號(hào)線（sh0，sh1，……sh31）都要驅(qū)動(dòng)32個(gè)開關(guān)管；（2）所需晶體管數(shù)目太多，如n位移位器所需晶體管數(shù)為2× n×n＝2n2 （傳輸門部分采用CMOS實(shí)現(xiàn)），所帶來的功耗和芯片面積也會(huì)增加；（3）每一移位操作只需一根控制線為1，所以需輔以額外的譯碼單元。

　　2.1.2 樹狀結(jié)構(gòu)（Tree Style）移位器

　　這種結(jié)構(gòu)M位移位器所需的級(jí)數(shù)是log 2M每一級(jí)都由兩根信號(hào)線（shn和sh n#）控制數(shù)據(jù)的傳輸，數(shù)據(jù)在第i級(jí)要么移動(dòng)2 i位或者不移動(dòng)。 樹狀移位器如圖3所示。

　　這種結(jié)構(gòu)的優(yōu)點(diǎn)是：（1）晶體管數(shù)目少， n位移器所需晶體管數(shù)目為2×n×log n（傳輸門部分采用CMOS實(shí)現(xiàn)），版圖面積小于矩陣移位器；（2）控制信號(hào)shN～sh0本身就是二進(jìn)制表示，不需要額外的譯碼單元。缺點(diǎn)是：數(shù)據(jù)通路所需經(jīng)過的開關(guān)管數(shù)目太多，M位移位器所需的級(jí)數(shù)是log 2M，因此導(dǎo)致延時(shí)太大。

　　2.2 矩陣-樹狀結(jié)構(gòu)移位器

　　由上面的分析我們可以看出，如果所設(shè)計(jì)的處理器為16位以下CPU，那其移位器不管采用上述哪種方案都能達(dá)到要求，但當(dāng)數(shù)據(jù)寬度到32位以上，從功耗，速度及版圖面積考慮以上方案的固有缺點(diǎn)就會(huì)顯得非常突出。在本設(shè)計(jì)中，移位寄存器的實(shí)際輸入為64位，為結(jié)合矩陣結(jié)構(gòu)的優(yōu)點(diǎn)（速度快、版圖規(guī)整）和樹狀結(jié)構(gòu)的優(yōu)點(diǎn)（晶體管數(shù)目少、譯碼簡(jiǎn)單），我們?cè)谠O(shè)計(jì)中采用矩陣-樹狀結(jié)構(gòu)整個(gè)移位寄存器的是由雙總線輸入，即輸入64位，表1中列舉了不同級(jí)別比例的矩陣-樹狀結(jié)構(gòu)所需晶體管數(shù)目（n1為tree的級(jí)數(shù)，n2為matrix的控制線，n3為matrix中用的晶體管數(shù)目）。經(jīng)過綜合考慮，我們采用第2行的矩陣-樹狀級(jí)別比例，即矩陣部分最大能實(shí)現(xiàn)8位移位，樹狀部分最大能實(shí)現(xiàn)4位移位。

　　經(jīng)過各方面綜合考慮，我們所設(shè)計(jì)的移位寄存器的前級(jí)為矩陣結(jié)構(gòu)部分（輸入數(shù)據(jù)為64位，控制信號(hào)8位），由這一部分形成一36位的數(shù)據(jù)送入下一級(jí)樹狀結(jié)構(gòu)（輸入數(shù)據(jù)為36位，控制信號(hào)2位）部分再完成剩余的4位移位，形成32位輸出數(shù)據(jù)。結(jié)構(gòu)簡(jiǎn)圖如圖4所示。

　　在這個(gè)結(jié)構(gòu)中，后級(jí)的樹狀移位器最高實(shí)現(xiàn)3 位移位。輸入的2bit信號(hào)為2進(jìn)制碼，這兩位由移位計(jì)數(shù)器sh4～sh0直接將最低兩位送入（在后一節(jié)將介紹）。前級(jí)的矩陣結(jié)構(gòu)完成64位輸入36位輸出，我們?cè)O(shè)64位數(shù)據(jù)輸入由Abus，Bbus提供，如圖5所示。每一小格代表4位數(shù)據(jù)。這64位數(shù)據(jù)送入矩陣移位器后，根據(jù)計(jì)數(shù)器的高三位sh4～sh2 進(jìn)行譯碼對(duì)其進(jìn)行4，8，12，16，20，24，28，32中的一種移位（對(duì)應(yīng)8bits中的一位為高）。形成36位的數(shù)據(jù)輸出送入下級(jí)樹狀移位器以完成剩余位數(shù)的移位。36位數(shù)據(jù)輸出格式如圖6所示。其中COUNT表示總共移位數(shù)。