Verilog HDL和VHDL的區(qū)別

Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發(fā)出來的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標準。
這兩種語言都是用于bai數(shù)字電子系統(tǒng)設(shè)計的硬件描述語言，而且都已經(jīng)zhi是 IEEE 的標準。 VHDL 1987 年成為dao標準，而 Verilog 是 1995 年才成為標準的。這個是因為 VHDL 是美國軍方組織開發(fā)的，而 Verilog 是一個公司的私有財產(chǎn)轉(zhuǎn)化而來的。為什么 Verilog 能成為 IEEE 標準呢？它一定有其優(yōu)越性才行，所以說 Verilog 有更強的生命力。

這兩者有其共同的特點：

1. 能形式化地抽象表示電路的行為和結(jié)構(gòu)；

2. 支持邏輯設(shè)計中層次與范圍地描述；

3. 可借用高級語言地精巧結(jié)構(gòu)來簡化電路行為和結(jié)構(gòu)；具有電路仿真與驗證機制以保證設(shè)計的正確性；

4. 支持電路描述由高層到低層的綜合轉(zhuǎn)換；

5. 硬件描述和實現(xiàn)工藝無關(guān)；

6. 便于文檔管理；

7. 易于理解和設(shè)計重用

但是兩者也各有特點。 Verilog HDL 推出已經(jīng)有 20 年了，擁有廣泛的設(shè)計群體，成熟的資源也比 VHDL 豐富。 Verilog 更大的一個優(yōu)勢是：它非常容易掌握，只要有 C 語言的編程基礎(chǔ)，通過比較短的時間，經(jīng)過一些實際的操作，可以在 2 ～ 3 個月內(nèi)掌握這種設(shè)計技術(shù)。而 VHDL 設(shè)計相對要難一點，這個是因為 VHDL 不是很直觀，需要有 Ada 編程基礎(chǔ)，一般認為至少要半年以上的專業(yè)培訓(xùn)才能掌握。

目前版本的 Verilog HDL 和 VHDL 在行為級抽象建模的覆蓋面范圍方面有所不同。一般認為 Verilog 在系統(tǒng)級抽象方面要比 VHDL 略差一些，而在門級開關(guān)電路描述方面要強的多。

近 10 年來， EDA 界一直在對數(shù)字邏輯設(shè)計中究竟用哪一種硬件描述語言爭論不休，目前在美國，高層次數(shù)字系統(tǒng)設(shè)計領(lǐng)域中，應(yīng)用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和臺灣和美國差不多；而在歐洲 VHDL 發(fā)展的比較好。在中國很多集成電路設(shè)計公司都采用 Verilog