Verilog HDL的基礎(chǔ)知識詳細(xì)說明

　　硬件描述語言基本語法和實踐

　?。?）VHDL 和Verilog HDL的各自特點和應(yīng)用范圍

　?。?）Verilog HDL基本結(jié)構(gòu)語言要素與語法規(guī)則

　?。?） Verilog HDL組合邏輯語句結(jié)構(gòu)

　　（4） Verilog HDL時序邏輯語句結(jié)構(gòu)

　?。?）Verilog HDL 程序設(shè)計中需要注意的問題。

　?。?）上機實踐（Verilog HDL/VHDL）

　　具有特殊結(jié)構(gòu)能夠?qū)τ布壿嬰娐返墓δ苓M行描

　　述的一種高級編程語言

　　 這種特殊結(jié)構(gòu)能夠：

　　 描述電路的連接

　　 描述電路的功能

　　 在不同抽象級上描述電路

　　 描述電路的時序

　　 表達(dá)具有并行性

　　v HDL主要有兩種：Verilog和VHDL

　　 Verilog起源于C語言，因此非常類似于C語言，容易掌握

　　 VHDL起源于ADA語言，格式嚴(yán)謹(jǐn)，不易學(xué)習(xí)。

　　 VHDL出現(xiàn)較晚，但標(biāo)準(zhǔn)化早。IEEE 1706-1985標(biāo)準(zhǔn)。

　　使用HDL描述設(shè)計具有下列優(yōu)點：

　　設(shè)計在高層次進行，與具體實現(xiàn)無關(guān)

　　設(shè)計開發(fā)更加容易

　　早在設(shè)計期間就能發(fā)現(xiàn)問題

　　能夠自動的將高級描述映射到具體工藝實現(xiàn)

　　在具體實現(xiàn)時才做出某些決定

　　HDL具有更大的靈活性

　　可重用

　　可以選擇工具及生產(chǎn)廠

　　HDL能夠利用先進的軟件

　　更快的輸入

　　易于管理

　　由于Verilog HDL 早在1983 年就已推出至今已有十三年的歷史因而擁有廣泛的設(shè)計群體，成熟的資源比VHDL豐富。而Verilog與VHDL相比最大的優(yōu)點是它是一種非常容易掌握的硬件描述語言而掌握設(shè)計技術(shù)，而掌握VHDL就比較困難

　　目前版本的Verilog HDL 和 VHDL在行為級抽象建模的覆蓋范圍方面也有所不同。一般認(rèn)為Verilog HDL 在系統(tǒng)描述方面比VHDL強一些。Verilog HDL 較為適合算法級，寄存器傳輸級，邏輯級，門級設(shè)計。而VHDL更為適合特大型的系統(tǒng)級設(shè)計