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隨著數(shù)字系統(tǒng)變得越來越復(fù)雜，在系統(tǒng)中實(shí)現(xiàn)設(shè)計(jì)之前驗(yàn)證設(shè)計(jì)的功能變得越來越重要。硬件描述語言（Hardware Descriptions Languages，HDL）已經(jīng)變得非常流行，因?yàn)?a target='_blank' class='arckwlink_none'>工程師可以使用同一種語言來設(shè)計(jì)和測試CPLD和FPGA。最常見的兩種HDL是Verilog和VHDL。本文檔主要介紹如何使用veriloghdl測試數(shù)字系統(tǒng)，為設(shè)計(jì)者提供一些可用于大多數(shù)數(shù)字應(yīng)用程序的模擬技術(shù)。
本應(yīng)用說明和包含的Verilog源代碼描述了如何將模擬應(yīng)用于CPLD設(shè)計(jì)的行為或門級(jí)描述。設(shè)計(jì)者應(yīng)該能夠訪問Verilog模擬器并熟悉其基本功能。簡而言之，編譯了每個(gè)模塊的Verilog代碼并進(jìn)行了仿真跑開通過對(duì)設(shè)計(jì)進(jìn)行激勵(lì)和模擬，設(shè)計(jì)人員可以確保設(shè)計(jì)的正確功能得到實(shí)現(xiàn)。這個(gè)設(shè)計(jì)使用一個(gè)可加載的4位計(jì)數(shù)器和測試臺(tái)來說明Verilog模擬的基本元素。該設(shè)計(jì)在一個(gè)試驗(yàn)臺(tái)上被實(shí)例化，對(duì)輸入施加激勵(lì)，并對(duì)輸出進(jìn)行監(jiān)控，以獲得所需的結(jié)果。
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