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本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog教程之Verilog HDL程序設(shè)計(jì)語(yǔ)句和描述方式。
連續(xù)賦值語(yǔ)句需要注意的以下幾點(diǎn)：
賦值目標(biāo)只能是線(xiàn)網(wǎng)類(lèi)型（wire）
在連續(xù)賦值賦值語(yǔ)句右邊表達(dá)式任何一個(gè)變量有變化，表達(dá)式被計(jì)算，計(jì)算的結(jié)果立即賦給左邊信號(hào)（若沒(méi)有定義延時(shí)量）
續(xù)賦值語(yǔ)句不能出現(xiàn)在過(guò)程塊中
多個(gè)連續(xù)賦值語(yǔ)句之間是并行語(yǔ)句，因此與位置順序無(wú)關(guān)
連續(xù)賦值語(yǔ)句中的延時(shí)具有硬件電路中慣性延時(shí)的特性，任何小于其延的信號(hào)變化脈沖都將被濾除掉，不會(huì)體現(xiàn)在輸出端
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