全面的SystemC TLM驅(qū)動(dòng)式IP設(shè)計(jì)與驗(yàn)證解決方案

引言

下一個(gè)抽象級(jí)別建立在事務(wù)級(jí)建模（TLM）基礎(chǔ)之上。創(chuàng)建TLM IP作為黃金源碼后，設(shè)計(jì)團(tuán)隊(duì)可簡(jiǎn)化IP創(chuàng)建和復(fù)用，在功能驗(yàn)證上節(jié)省人力物力，并減少bug。設(shè)計(jì)迭代減少，原因是TLM驗(yàn)證比RTL驗(yàn)證快得多，且架構(gòu)選擇在RTL驗(yàn)證進(jìn)行之前就能得到確定。此外，事務(wù)級(jí)模型可用于軟硬件協(xié)同驗(yàn)證，并可組成用于早期軟件開發(fā)的虛擬平臺(tái)的一部分。所有這些優(yōu)勢(shì)將大幅提升設(shè)計(jì)效率。

TLM通過函數(shù)調(diào)用而非信號(hào)或線路進(jìn)行模塊間通信。它允許用戶分析讀或?qū)戇@些事務(wù)，而不用擔(dān)心底層邏輯的實(shí)現(xiàn)和時(shí)序。SystemC是開發(fā)可復(fù)用、可互用 TLM IP的最佳語言標(biāo)準(zhǔn)。此外，因?yàn)镾ystemC建立在C++基礎(chǔ)上，它還允許對(duì)C語言算術(shù)函數(shù)的完全復(fù)用。開放SystemC行動(dòng)（OSCI）為TLM模型定義了若干抽象層，分別是程序員視角（無定時(shí)）模型、寬松定時(shí)模型和近似定時(shí)模型。

Cadence設(shè)計(jì)系統(tǒng)公司目前提供一種全面的SystemC TLM驅(qū)動(dòng)式IP設(shè)計(jì)與驗(yàn)證解決方案，包括方法學(xué)指南、高階綜合、有TLM感知的驗(yàn)證以及客戶服務(wù)，推動(dòng)用戶向TLM驅(qū)動(dòng)設(shè)計(jì)與驗(yàn)證流程轉(zhuǎn)變。

要求對(duì)RTL進(jìn)行改變的關(guān)鍵難題

在RTL中，有限狀態(tài)機(jī)的結(jié)構(gòu)要進(jìn)行充分描述。這意味著，在編寫RTL時(shí)需關(guān)注微架構(gòu)詳情，如存儲(chǔ)器結(jié)構(gòu)、流水線、控制狀態(tài)或最終實(shí)現(xiàn)中使用的ALU等。 這一要求導(dǎo)致更長(zhǎng)、可復(fù)用性更低的設(shè)計(jì)與驗(yàn)證流程。

有時(shí)當(dāng)TLM用于當(dāng)前流程時(shí)，現(xiàn)有的基于RTL的流程需要進(jìn)行兩次設(shè)計(jì)意圖手工輸入——一次在系統(tǒng)級(jí)、一次在RTL級(jí)。這種過程粗笨低效且易出錯(cuò)。架構(gòu)直至產(chǎn)生RTL后才能確定，而重新確定IP目標(biāo)成本很高。一個(gè)真正的TLM驅(qū)動(dòng)式設(shè)計(jì)與驗(yàn)證流程將只需要一次設(shè)計(jì)意圖簡(jiǎn)單的表達(dá)，并提供一條自動(dòng)化的轉(zhuǎn)換方法。

從RTL開始查找和解決架構(gòu)問題過程長(zhǎng)，代價(jià)高

RTL驅(qū)動(dòng)式設(shè)計(jì)方法學(xué)的一大問題是，一種架構(gòu)是否能實(shí)現(xiàn)，直到建立了RTL并對(duì)其進(jìn)行驗(yàn)證后才能確認(rèn)。由于RTL是架構(gòu)的直接表示，大部分RTL設(shè)計(jì)師不得不同時(shí)探究功能正確性、架構(gòu)和設(shè)計(jì)目標(biāo)。這導(dǎo)致很長(zhǎng)的周期，始于做出架構(gòu)決定，終止于驗(yàn)證功能性。通常，設(shè)計(jì)與驗(yàn)證團(tuán)隊(duì)會(huì)發(fā)現(xiàn)需要修改架構(gòu)的功能性 bug，每次發(fā)現(xiàn)這樣的bug就需要重新開始整個(gè)周期。

在RTL上復(fù)用IP設(shè)計(jì)限制了架構(gòu)靈活性

當(dāng)今SoC中，可能有高達(dá)90%的IP模塊來自以前項(xiàng)目的復(fù)用。但是，當(dāng)IP的黃金源碼為微架構(gòu)級(jí)別時(shí)，復(fù)用是很困難的。重定RTL IP的微架構(gòu)目標(biāo)費(fèi)力且容易出錯(cuò)。目標(biāo)系統(tǒng)應(yīng)用可能差別很大，意味著不通過重新架構(gòu)，僅通過簡(jiǎn)單復(fù)用，新的SoC設(shè)計(jì)目標(biāo)是不能達(dá)到的。例如，RTL設(shè)計(jì)師可能需要將設(shè)計(jì)重新分割成RTL塊、改變流水線級(jí)數(shù)、或創(chuàng)建新的存儲(chǔ)器架構(gòu)，因?yàn)樵谠蠭P中，這些微架構(gòu)詳情都是固定和預(yù)先決定的。

RTL功能驗(yàn)證時(shí)間比當(dāng)前技術(shù)的最高吞吐量增加得更快

在很多SoC項(xiàng)目中，功能驗(yàn)證已成為主要瓶頸。RTL功能驗(yàn)證開始時(shí)，在系統(tǒng)級(jí)的大量驗(yàn)證投入已然損失。雖然驗(yàn)證規(guī)劃、指標(biāo)驅(qū)動(dòng)式驗(yàn)證等方法使設(shè)計(jì)團(tuán)隊(duì)尚能應(yīng)付當(dāng)前的大部分驗(yàn)證難題，但時(shí)間限制和日益增多的門數(shù)正在使驗(yàn)證變得難以為繼。RTL功能驗(yàn)證所需時(shí)間可能隨設(shè)計(jì)的增大而呈指數(shù)式增長(zhǎng)，因?yàn)橄嗷プ饔玫母鞣N模式及該IP需要測(cè)試的許多軟硬件配置導(dǎo)致了各種極端情形，它們也需要進(jìn)行驗(yàn)證。

RTL是有精確時(shí)鐘周期的，涉及的代碼行遠(yuǎn)多于TLM邏輯。對(duì)RTL模型進(jìn)行仿真時(shí)，仿真器檢查所有事件或時(shí)鐘周期，即使在協(xié)議級(jí)上并未發(fā)生任何重大情況。仿真器要在微架構(gòu)詳情上浪費(fèi)大量機(jī)器周期，而這些需要在架構(gòu)確定后才能確認(rèn)。TLM仿真在更高抽象級(jí)別進(jìn)行，能更早完成，并提供更高性能。

TLM正是需要的解決方案

TLM驅(qū)動(dòng)的設(shè)計(jì)和驗(yàn)證流程可實(shí)現(xiàn)在功能級(jí)別上描述IP，然后在快速仿真中驗(yàn)證事務(wù)的功能行為。TLM流程的主要優(yōu)點(diǎn)包括能更快創(chuàng)建設(shè)計(jì)；減少了黃金源碼中的代碼行；bug更少；表達(dá)設(shè)計(jì)意圖更容易，且僅需一次；更快的仿真和調(diào)試；功耗預(yù)估可更早進(jìn)行；支持軟硬件協(xié)同驗(yàn)證；可將模型納入虛擬平臺(tái)；RTL生成前可進(jìn)行架構(gòu)驗(yàn)證；在RTL驗(yàn)證中可復(fù)用TLM驗(yàn)證IP；無需微架構(gòu)重新設(shè)計(jì)即可進(jìn)行IP復(fù)用；ECO模式下產(chǎn)生的RTL變化很小。

基于TLM的流程與高層次綜合（HLS）配合，可將抽象級(jí)別提高。這是大約15年前設(shè)計(jì)師轉(zhuǎn)向RTL后的又一次重大轉(zhuǎn)變，根據(jù)之前的經(jīng)驗(yàn)，這次轉(zhuǎn)變有可能使設(shè)計(jì)效率呈現(xiàn)數(shù)量級(jí)的提升（見圖1）。

下面幾部分描述了TLM驅(qū)動(dòng)式設(shè)計(jì)和驗(yàn)證流程的具體屬性和優(yōu)勢(shì)。

創(chuàng)建TLM作為黃金源碼——更快的IP創(chuàng)建與設(shè)計(jì)IP復(fù)用

與RTL不同的是，TLM不描述最終實(shí)現(xiàn)的微架構(gòu)詳情。不描述微架構(gòu)詳情大幅提高了TLM設(shè)計(jì)在要求各不相同的多個(gè)項(xiàng)目間的可復(fù)用性，因?yàn)橄嗤腡LM IP可重新定為不同微架構(gòu)的RTL代碼。而且，得益于更高的抽象程度，正確地創(chuàng)建功能要容易得多。TLM模型具有的代碼行比對(duì)應(yīng)的RTL模型要少得多，從而在最終設(shè)計(jì)中實(shí)現(xiàn)了編碼效率和品質(zhì)的同步提高。

開發(fā)與維護(hù)作為IP模塊黃金源碼的TLM所需的綜合和驗(yàn)證解決方案，需要產(chǎn)生有品質(zhì)保證的結(jié)果并驗(yàn)證其正確性，且無須編輯RTL或門級(jí)設(shè)計(jì)。這使設(shè)計(jì)團(tuán)隊(duì)在TLM環(huán)境內(nèi)就能做出所有決定，并可通過將TLM源碼復(fù)用于系統(tǒng)來約束完全不同的其他設(shè)計(jì)。

SystemC是描述事務(wù)級(jí)設(shè)計(jì)的最佳標(biāo)準(zhǔn)，并連接到實(shí)現(xiàn)，提供了最好的可復(fù)用機(jī)會(huì)。它可對(duì)硬件的并發(fā)特性進(jìn)行建模，并針對(duì)進(jìn)程、管腳、線程和控制邏輯描述定時(shí)或非定時(shí)的行為。TLM 1.0和2.0標(biāo)準(zhǔn)提供了創(chuàng)建可互用IP模型的能力。最終，需要有一個(gè)合格的可綜合TLM IP庫(kù)，及可綜合TLM標(biāo)準(zhǔn)（或事實(shí)上的）子集。

對(duì)TLM IP的功能驗(yàn)證可應(yīng)對(duì)驗(yàn)證吞吐量的爆發(fā)

TLM IP驗(yàn)證相對(duì)RTL驗(yàn)證具有很多優(yōu)勢(shì)。首先，仿真運(yùn)行更快——相對(duì)RTL仿真有數(shù)量級(jí)的提升，從而允許驗(yàn)證更多功能性實(shí)例。同時(shí)，在TLM抽象級(jí)別上進(jìn)行的調(diào)試比RTL調(diào)試更容易、更快速。

通過在更高抽象級(jí)別上編碼，TLM IP需要的代碼行更少，bug也更少。功能性bug在設(shè)計(jì)早期就能被發(fā)現(xiàn)和解決。因而可大幅減少驗(yàn)證工作的總體投入。

在TLM抽象級(jí)別上，定位和理解bug更容易，修正bug也更容易，原因是需要處理的詳情更少。TLM流程允許在最合適的抽象級(jí)別來驗(yàn)證各關(guān)注重點(diǎn)，如TLM用來驗(yàn)證功能、信號(hào)級(jí)驗(yàn)證用于驗(yàn)證接口等。

TLM驗(yàn)證流程始自算法功能驗(yàn)證，允許用軟件進(jìn)行功能驗(yàn)證，然后轉(zhuǎn)向TLM功能驗(yàn)證（見圖2）。通過C-to-Silicon Compiler的編譯，用戶可轉(zhuǎn)向微架構(gòu)RTL驗(yàn)證和RTL到門級(jí)等效性檢查。除支持仿真很快的非定時(shí)建模外，TLM還允許用戶進(jìn)行改進(jìn)，逐漸包含微架構(gòu)詳情，并改進(jìn)時(shí)序精確性。

軟硬件協(xié)同驗(yàn)證及早期軟件開發(fā)

TLM模型抽象級(jí)別高、執(zhí)行快，足夠執(zhí)行切實(shí)可行的軟硬件協(xié)同仿真。設(shè)計(jì)師能將嵌入式軟件與TLM硬件模型進(jìn)行協(xié)同仿真，來檢查軟硬件依賴性，并對(duì)依賴于硬件的軟件進(jìn)行早期調(diào)試。有可能將這些技術(shù)當(dāng)做對(duì)軟硬件交互的隨機(jī)化激勵(lì)與覆蓋進(jìn)行應(yīng)用。

用于早期軟件開發(fā)和調(diào)試的虛擬平臺(tái)可能包含由SystemC TLM模型組成的子系統(tǒng)。得益于它們的快速執(zhí)行，為創(chuàng)建硬件設(shè)計(jì)而開發(fā)的模型也可用來加速軟件設(shè)計(jì)。

支持TLM和RTL混合驗(yàn)證

在SoC級(jí)別需要TLM和RTL混合功能驗(yàn)證，是因?yàn)橛写罅繉⒈粡?fù)用的遺留RTL IP，且仍有必要針對(duì)設(shè)計(jì)各部分進(jìn)行詳細(xì)RTL功能驗(yàn)證。某些驗(yàn)證任務(wù)將只能在RTL上才能完成，包括針對(duì)存儲(chǔ)器存取順序或狀態(tài)遷移覆蓋等屬性的微架構(gòu)結(jié)構(gòu)驗(yàn)證。

由于大部分驗(yàn)證工具如驗(yàn)證計(jì)劃（vPlan）、開放驗(yàn)證方法學(xué)（OVM）驗(yàn)證組件、testbench、序列、測(cè)試、檢查和覆蓋等在各種抽象級(jí)別都能復(fù)用，因此TLM/RTL混合信號(hào)驗(yàn)證也變得更容易實(shí)現(xiàn)。功能驗(yàn)證規(guī)劃與管理跨TLM與RTL兩個(gè)級(jí)別，允許團(tuán)隊(duì)在混合級(jí)別設(shè)計(jì)中的各級(jí)別上對(duì)驗(yàn)證進(jìn)行跟蹤和控制，并在需要時(shí)對(duì)結(jié)果進(jìn)行整合，確保了整體品質(zhì)。

用于SystemVerilog的OVM已得到擴(kuò)充，可支持包括e與SystemC在內(nèi)的多種語言。OVM庫(kù)也支持TLM。目前，OVM方法學(xué)描述正在進(jìn)行擴(kuò)充，以顯示怎樣在一個(gè)綜合性回歸解決方案中整合TLM和RTL模型。這將有助于創(chuàng)建工作于多語言、TLM/RTL混合驗(yàn)證環(huán)境的驗(yàn)證IP（VIP）。

多級(jí)功能驗(yàn)證testbench基于事務(wù)，當(dāng)它連接到基于RTL的IP、總線或接口時(shí)，需要一個(gè)事務(wù)處理器在事務(wù)級(jí)域和管腳精確的RTL域之間進(jìn)行轉(zhuǎn)換。類似地，需要事務(wù)處理器將TLM IP塊連接到RTL IP塊上的總線或接口。基于TLM的方法學(xué)必須考慮，這些事務(wù)處理器該怎樣工作，以獲得混合TLM/RTL驗(yàn)證的最大收益。有些事務(wù)處理器可通過購(gòu)買取得，而有些則是專有的，由項(xiàng)目團(tuán)隊(duì)創(chuàng)建，并作為驗(yàn)證庫(kù)組件進(jìn)行管理。

很多項(xiàng)目實(shí)現(xiàn)TLM僅僅是為了新IP，從而逐漸建立起一個(gè)TLM IP庫(kù)，許多團(tuán)隊(duì)針對(duì)新的IP采用了TLM的方法學(xué)，并且逐漸豐富TLM IP庫(kù)，而有些團(tuán)隊(duì)在事關(guān)成敗的關(guān)鍵項(xiàng)目中采用了TLM方法學(xué)，用于所有重要的IP模塊。最終，SoC的所有IP黃金源碼都來自于TLM級(jí)。在這些情況下，品質(zhì)、效率及容易調(diào)試的優(yōu)點(diǎn)將比TLM/RTL混合項(xiàng)目中更加明顯。SoC TLM功能驗(yàn)證，包括SoC級(jí)架構(gòu)分析和優(yōu)化，將可能實(shí)現(xiàn)。

從TLM到RTL驗(yàn)證進(jìn)行VIP復(fù)用

VIP復(fù)用現(xiàn)已成為主流，因?yàn)閯?chuàng)建高質(zhì)量驗(yàn)證環(huán)境的時(shí)間經(jīng)常超過創(chuàng)建設(shè)計(jì)IP本身的時(shí)間。標(biāo)準(zhǔn)協(xié)議的廣泛使用推動(dòng)了商業(yè)VIP市場(chǎng)的快速發(fā)展。當(dāng)前，大部分VIP是寄存器傳輸級(jí)的。由TLM得到的VIP也將有一定需求，但必須可復(fù)用于TLM/RTL混合功能驗(yàn)證。

在RTL功能驗(yàn)證中，使用約束隨機(jī)激勵(lì)生成的先進(jìn)testbench占據(jù)了主導(dǎo)地位。由TLM得到的VIP在用于TLM、TLM/RTL混合及RTL功能驗(yàn)證的testbench中應(yīng)該都是可操作的。這樣的VIP需允許指標(biāo)驅(qū)動(dòng)式驗(yàn)證的應(yīng)用，因?yàn)榭蛻魰?huì)在驗(yàn)證抽象的所有級(jí)別上使用覆蓋指標(biāo)。最后，對(duì)于和架構(gòu)及軟件工程團(tuán)隊(duì)工作密切相關(guān)的驗(yàn)證團(tuán)隊(duì)，輔助的嵌入式軟件和定向測(cè)試也是必需的。

從算法到微架構(gòu)的漸進(jìn)式設(shè)計(jì)改進(jìn)

TLM IP設(shè)計(jì)和驗(yàn)證流程有若干獨(dú)特的步驟：算法驗(yàn)證、架構(gòu)驗(yàn)證、微架構(gòu)驗(yàn)證（見圖3）。第一步（算法驗(yàn)證）可能涉及C++或Matlab或Simulink這樣的產(chǎn)品。用戶可為關(guān)鍵算法特性制定一個(gè)vPlan，驗(yàn)證I/O的功能，并為關(guān)鍵實(shí)例應(yīng)用激勵(lì)序列。

第二步（架構(gòu)驗(yàn)證），設(shè)計(jì)師使用TLM驅(qū)動(dòng)式IP建模（TDIP）方法學(xué)來定義架構(gòu)和接口協(xié)議。他們復(fù)用算法vPlan，并應(yīng)用額外的激勵(lì)、檢查、斷言與覆蓋，還為關(guān)鍵架構(gòu)和接口協(xié)議特性制定vPlan。在第三步（微架構(gòu)驗(yàn)證），設(shè)計(jì)師通過C-to-Silicon Compiler進(jìn)行綜合，復(fù)用算法和架構(gòu)vPlan，然后推廣至激勵(lì)、檢查、斷言與覆蓋中的微架構(gòu)詳情。

Cadence TLM產(chǎn)品

Cadence TLM驅(qū)動(dòng)式IP設(shè)計(jì)與驗(yàn)證解決方案包含方法學(xué)指南、C-to-Silicon Compiler、Cadence Incisive功能驗(yàn)證平臺(tái)以及TLM驅(qū)動(dòng)式IP設(shè)計(jì)與驗(yàn)證服務(wù)。

統(tǒng)一的TLM驅(qū)動(dòng)式IP設(shè)計(jì)、驗(yàn)證、復(fù)用方法學(xué)及編碼指南

Cadence將為TLM驅(qū)動(dòng)式IP設(shè)計(jì)與驗(yàn)證提供方法學(xué)指南，幫助設(shè)計(jì)團(tuán)隊(duì)在最短時(shí)間內(nèi)以最高效率啟動(dòng)和完成他們初始的TLM項(xiàng)目，并避免采用新方法學(xué)的常見錯(cuò)誤。從TLM IP設(shè)計(jì)編碼風(fēng)格、建模指南及綜合子集開始，用戶能夠創(chuàng)建TLM IP，其架構(gòu)利用了高層次綜合所提供的能力。在整個(gè)TLM驅(qū)動(dòng)的IP方法學(xué)中都考慮了對(duì)設(shè)計(jì)和驗(yàn)證IP的復(fù)用。

C-to-Silicon Compiler利用TLM黃金源碼創(chuàng)建高質(zhì)量的RTL

C-to-Silicon Compiler是一個(gè)高層次綜合產(chǎn)品，它采用TLM SystemC IP描述和約束，并創(chuàng)建可用于標(biāo)準(zhǔn)RTL實(shí)現(xiàn)流程的RTL。為確保結(jié)果的質(zhì)量，它利用Cadence Incisive RTL Compiler技術(shù)來創(chuàng)建邏輯，并提取該邏輯的時(shí)序與功耗信息來決定最終RTL的架構(gòu)詳情。

C-to-Silicon Compiler GUI顯示了原始SystemC和根據(jù)它生成的RTL代碼行之間的對(duì)應(yīng)關(guān)系。這種獨(dú)特的對(duì)照功能鼓勵(lì)系統(tǒng)設(shè)計(jì)師和RTL設(shè)計(jì)師之間的溝通，并有助于保持 SystemC TLM作為黃金源碼。它還將調(diào)試提升到更高的抽象水平，并使設(shè)計(jì)師可以評(píng)估SystemC源碼的變化對(duì)RTL產(chǎn)生的影響。

C-to-Silicon Compiler提供了增量綜合能力，可大幅簡(jiǎn)化工程更改（ECO）過程并盡可能減少對(duì)RTL代碼的更改。其他大多數(shù)HLS工具都要求對(duì)整個(gè)算法進(jìn)行重新綜合，意味著源代碼中的微小變化也會(huì)導(dǎo)致完全不同的RTL。在這些情形下，必須重做邏輯綜合和RTL驗(yàn)證。因而很難將SystemC代碼保持為黃金源碼。相比之下，C-to-Silicon Compiler僅對(duì)算法的改變部分生成RTL代碼，而不修改設(shè)計(jì)的其他部分。

C-to-Silicon Compiler能通過應(yīng)用新約束，生成新RTL，將TLM設(shè)計(jì)IP轉(zhuǎn)移到新的微架構(gòu)目標(biāo)。通過指定不同時(shí)序、面積和功耗約束或不同微架構(gòu)指導(dǎo)如流水線級(jí)數(shù)，就能生成新的RTL。這樣，設(shè)計(jì)團(tuán)隊(duì)就能重復(fù)利用IP，且人力投入更少，RTL質(zhì)量更高，時(shí)間更少。通過嘗試不同微架構(gòu)，設(shè)計(jì)師還可運(yùn)行假設(shè)實(shí)驗(yàn)。

最后，C-to-Silicon Compiler能自動(dòng)生成周期準(zhǔn)確的SystemC快速硬件模型（Fast Hardware Models， FHM），能以非定時(shí)TLM模型的80%~90%的速度執(zhí)行。這些SystemC模型允許早期快速驗(yàn)證和軟硬件協(xié)同開發(fā)。FHM配有來自Cadence Incisive環(huán)境的擴(kuò)展，使變量和信號(hào)的顯示更加明顯，以方便分析和調(diào)試。

Incisive指標(biāo)驅(qū)動(dòng)式從TLM到收斂驗(yàn)證解決方案

Cadence Incisive功能驗(yàn)證平臺(tái)是完全集成化的多語言、多級(jí)別功能驗(yàn)證解決方案。利用指標(biāo)驅(qū)動(dòng)式驗(yàn)證、專注于硬件的定向測(cè)試、軟件定向測(cè)試或軟硬件協(xié)同驗(yàn)證，Cadence Incisive Enterprise Simulator可完整驗(yàn)證符合OSCI TLM 2.0的設(shè)計(jì)IP。

特別設(shè)計(jì)的事務(wù)級(jí)分析和統(tǒng)一的調(diào)試特性有助于TLM IP的創(chuàng)建和驗(yàn)證，無論設(shè)計(jì)是完整的TLM IP或僅僅是遺留RTL SoC中的一個(gè)TLM IP模塊。Incisive Enterprise Simulator在其調(diào)試環(huán)境中自動(dòng)識(shí)別TLM 2.0構(gòu)件，可提供保存/重啟及重置功能，并針對(duì)SystemC/C++進(jìn)行了擴(kuò)展。該仿真器可推斷事務(wù)信息，并提供有可感知TLM控制、可見性和調(diào)試特性。通過事務(wù)級(jí)的控制和調(diào)試操作，用戶能夠調(diào)試SystemC TLM 2.0設(shè)計(jì)中的所有互動(dòng)元素。

通過Cadence Incisive Software Extensions，設(shè)計(jì)師能夠運(yùn)行嵌入式軟件的處理器模型和TLM硬件模型的協(xié)同仿真。Incisive Software Extensions使驗(yàn)證testbench可使用在處理器模型下運(yùn)行的軟件、并為軟硬件協(xié)同仿真提供了指標(biāo)驅(qū)動(dòng)式驗(yàn)證、偽隨機(jī)測(cè)試生成、驗(yàn)證覆蓋等功能。

Cadence Incisive Enterprise Manager提供了TLM、TLM/RTL與RTL功能驗(yàn)證技術(shù)，以成功獲得收斂。對(duì)于具有大規(guī)模RTL遺留IP的SoC，使用Cadence Incisive Palladium或Cadence Incisive Xtreme，可用快速RTL檢驗(yàn)對(duì)TLM仿真進(jìn)行補(bǔ)充。這些硬件平臺(tái)所允許的周期精確驗(yàn)證的運(yùn)行速度，也能允許低階軟件驗(yàn)證的運(yùn)行。

幫助規(guī)劃和實(shí)施項(xiàng)目關(guān)鍵更改的服務(wù)

一次一個(gè)IP模塊地過渡到TLM驅(qū)動(dòng)式設(shè)計(jì)與驗(yàn)證，能降低一些風(fēng)險(xiǎn)和成本。但是，有些項(xiàng)目必須進(jìn)一步減少風(fēng)險(xiǎn)，并借助豐富經(jīng)驗(yàn)的幫助，來規(guī)劃、執(zhí)行并擴(kuò)大最優(yōu)方法驗(yàn)證。Cadence在全球都可提供TLM驅(qū)動(dòng)式設(shè)計(jì)和驗(yàn)證的專家服務(wù)，以擴(kuò)大成功機(jī)率，減少運(yùn)行時(shí)間、人力投入和風(fēng)險(xiǎn)。

結(jié)語

TLM驅(qū)動(dòng)式設(shè)計(jì)與驗(yàn)證將最終使TLM取代RTL作為大多數(shù)設(shè)計(jì)組件的黃金源碼。其優(yōu)勢(shì)是明顯的——快得多的設(shè)計(jì)與驗(yàn)證時(shí)間、IP復(fù)用更容易、bug更少。工作效率將實(shí)現(xiàn)RTL設(shè)計(jì)出現(xiàn)以來的最大跨越。但這一過渡不可能一蹴而就。TLM驅(qū)動(dòng)式設(shè)計(jì)和驗(yàn)證方法在新IP被創(chuàng)建出來時(shí)，一次運(yùn)行一個(gè)IP模塊。而有些設(shè)計(jì)組件直接以RTL形式設(shè)計(jì)將是最好的方式。因此，必然要有將新TLM IP與遺留的RTL IP在設(shè)計(jì)與驗(yàn)證環(huán)境中進(jìn)行合并的可能。

通過提供方法學(xué)指南、高層次綜合、有TLM感知的驗(yàn)證和調(diào)試及采用服務(wù)，Cadence將提供幫助，使RTL到TLM驅(qū)動(dòng)式設(shè)計(jì)和驗(yàn)證方法學(xué)的過渡更容易。

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