常見差分邏輯電平和相關輸入輸出原理

本篇主要介紹常用的差分邏輯電平，包括LVDS、xECL、CML、HCSL/LPHCSL、TMDS等。

1、LVDS電平

LVDS器件是近年來National Semiconductor公司發(fā)展的一種高速傳輸芯片，它的傳輸機制是把TTL邏輯電平轉換成低電壓差分信號，以便于高速傳輸。與傳統(tǒng)的ECL邏輯相比，它采用CMOS工藝，它的電壓擺幅更低，只有400mV，ECL為800mV，動態(tài)功耗更小，（輸出電流3~5mA）只有ECL電路的1/7(相同的數(shù)據(jù)傳輸量)，低EMI，價格更低，因而具有很大的優(yōu)勢，從97-98年首先在歐洲開始得到應用。

ANSI/TIA/EIA-644是由TR30.2制定的，這個標準定義了收發(fā)器的輸入輸出阻抗，但是這僅僅是一個電氣特性標準。其并不包括功能性和協(xié)議規(guī)格，完全是應用獨立的。

ANSI/TIA/EIA-644打算通過使用別的協(xié)議來完善整個接口功能。這使的這個標準在很多方面便于實現(xiàn)。在標準中推薦的最大操作速率是655Mbps，理論最大使用速率是1.923Gbps。傳輸速率與使用的介質損耗有關。這個標準同時也說明了最低的介質要求、接收端的fail-safe電路、多路操作等。

IEEE 1596.3 SCI-LVDS被定義為SCI的一個子集，在IEEE 1596.3中有詳細說明。SCI-LVDS說明了應用于高速/低功耗物理接口的電氣規(guī)范，同時也定義了用于SCI數(shù)據(jù)傳輸?shù)陌粨Q的編碼格式。SCI-LVDS在特定的條件下也支持高速的RAMLINK傳輸。

SCI-LVDS同TIA除了在一些電氣要求和負載條件有差別，在別的方面十分相似。兩個標準支持相似的驅動輸出電平，接收門限電平，數(shù)據(jù)傳輸速率。在兩個標準中TIA的應用更為普遍，同時TIA也支持多負載情況。

其中發(fā)送端是一個約為3.5mA的電流源，產(chǎn)生的3.5mA的電流通過差分線的其中一路到接收端。接收端輸入阻抗很高（對于直流表現(xiàn)為高阻），因此驅動器輸出的大部分電流通過接收端的100歐姆的匹配電阻產(chǎn)生350mA的電壓（100歐姆端接電阻有兩個作用：一是用于實現(xiàn)電流向電壓的轉化，二是用于實現(xiàn)阻抗匹配），同時電流經(jīng)過差分線的另一條流回發(fā)送端。當發(fā)送端進行狀態(tài)變化時它通過改變流經(jīng)電阻的電流的方向產(chǎn)生有效的‘0’和‘1’態(tài)。

LVDS的主要特性如下：

低擺幅：約為350mV，低電流驅動模式意味著可以實現(xiàn)高速傳輸，ANSI/TIA/EIA-644標準中推薦的最大操作速率是655Mbps，理論最大使用速率是1.923Gbps。

低功耗：恒流源電流驅動，把輸出電流限制到約3.5mA左右，使跳變期間的尖峰干擾最小，因而產(chǎn)生的功耗非常小。

具有相對較慢的邊沿速率（dV/dt約為0.3V/0.3ns，即1V/ns），同時采用差分傳輸形式，使其信號噪聲和EMI都大為減少，同時具有較強的抗干擾能力。

LVDS的應用模式主要有以下四種：

單向點對點。

雙向點對點，通過一對雙絞線實現(xiàn)雙向的半雙工通信，可以由標準的LVDS驅動器和接收器構成，但更好的辦法是采用總線LVDS驅動，即BLVDS，是為總線兩端都接負載設計的。

多分支形式，即一個驅動器連接多個接收器。當有相同的數(shù)據(jù)要傳給多個負載時，可以采用該種形式。

多點結構，此時多點總線支持多個驅動器，也可以采用BLVDS驅動器，它可以提供雙向的半雙工通信，但是在任一時刻只能有一個驅動器工作。因而發(fā)送的優(yōu)先權和總線的仲裁權都需要根據(jù)不同的應用場合，選用不同的軟件協(xié)議和硬件方案。為了支持LVDS的多點應用，即多分支結構和多點結構，2001年推出了MLVDS（Multipoint LVDS）標準ANSI/TIA/EIA 899-2001。

LVDS的應用需關注一下幾點：

由于輸入信號電平范圍為0~2.4V，而差分對擺幅最大值為454mV，因此輸入端允許信號上攜帶的直流偏置電平范圍為0.227~2.173V，當不滿足此要求時，應采取交流耦合。

接收端對輸入差分對信號擺幅的要求時100mV。

100Ω端接電阻的作用：一是用于實現(xiàn)電流向電壓的轉化，二是用于實現(xiàn)阻抗匹配。如果接收端內(nèi)置端接則不需要。

空閑輸入引腳應懸空，以防引入噪聲；空閑輸出引腳應懸空，以減小功耗。

1.1、LVDS接口輸入原理
LVDS輸入結構如下圖所示，輸入差分阻抗為100Ω，為適應共模電壓寬范圍內(nèi)的變化，輸入級還包括一個自動電平調(diào)整電路，該電路將共模電壓調(diào)整為一固定值，該電路后面是一個SCHMITT觸發(fā)器。SCHMITT觸發(fā)器為防止不穩(wěn)定，設計有一定的回滯特性，SCHMITT后級是差分放大器。

LVDS的輸入門與其他輸入門有一個顯著的特點，前面有一個類似于直流電平漂移適配電路（adaptive level shifter），這個電路能夠適應直流電平（common-mode voltage）的變化的，使得輸入直流電平變化范圍可以很寬（0.2V~2.2V，一般為1.2V）。也正因為這樣，LVDS比其他信號有更強的共模抗干擾能力。

LVDS輸入結構

1.2、LVDS接口輸出原理
LVDS輸出結構如下圖所示。電路差分輸出阻抗為100Ω。

LVDS輸出結構

2、xECL電平

ECL電路（Emitter Coupled Logic，即發(fā)射極耦合邏輯電路）是一種非飽和型的數(shù)字邏輯電路。與DTL、TTL、S-TTL等邏輯電路不同，ECL電路內(nèi)部的晶體管工作在非飽和狀態(tài)（線性區(qū)或截止區(qū)），從根本上消除了限制速度提高的少數(shù)載流子的“存儲時間”。因此，它是現(xiàn)有各種邏輯電路中速度最快的一種電路形式，也是目前唯一能夠提供亞毫微秒開關時間的實用電路。由于開關管對是輪流導通的，始終有電流流過三極管，所以電路的功耗較大。

典型的ECL基本門電路的結構由三部分組成：差分放大器輸入電路，溫度-電壓補償（跟蹤）偏壓網(wǎng)絡（參考源）和射極跟隨器輸出電路。

ECL電路是采用-5.2V電源供電，Vcc是接地的，這樣做雖有一些優(yōu)點，但負電源還是很麻煩。PECL由ECL標準發(fā)展而來，采用+5V供電，可以和系統(tǒng)內(nèi)其他電路共用一個正電源供電。PECL信號的擺幅相對ECL要略小些。+3.3V供電系統(tǒng)的PECL即LVPECL。

LVPECL的主要特點如下：

與LVDS相比，LVPECL的功耗更大，匹配電路更復雜，但支持更高的速率，抗抖動性能更好。在高速設計中，LVPECL常被用做高速時鐘和數(shù)據(jù)的電平，如百兆、千兆PHY芯片的MDI接口，PLL時鐘信號等。但由于外部端接電路較復雜，會造成高速信號線上的分叉（stub），因此不適用于要求極高的高速信號，如10Gbps以太網(wǎng)的MDI接口（一般采用CML電平）。

PECL信號的回流是依靠高電平平面（即VCC）回流的，而不是低電平平面回流。所以，為了盡可能的避免信號被干擾，要求電源平面干擾比較小。也就是說，如果電源平面干擾很大，很可能會干擾PECL信號的信號質量。但由于采用電流驅動模式，電源VCC的作用只是提供電流通路和外部偏置電平，電源紋波對信號的影響相對較小。但當LVPECL作為時鐘信號的電平時，為防止電源紋波耦合到時鐘信號上，仍應該提高電源的質量。

對于輸出門來說，OUT+/-兩個管腳不管輸出是高還是低，輸出的電流總和是一定的（即恒流輸出）。恒流輸出的特性應該說是所有的差分高速信號的共同特點（LVDS/CML電平也是如此）。這樣的輸出對電源的干擾很小，因為不存在電流的忽大忽小的變化，這樣對電源的干擾自然就比較小。

PECL的直流電流能達到14mA，而交流電流的幅度大約為8mA（800mV/100Ω），也就是說PECL的輸出門無論是輸出高電平還是低電平，都有直流電流流過，換句話說PECL的輸出門（三極管）始終工作在放大區(qū)，沒有進入飽和區(qū)和截至區(qū)，這樣門的傳輸延時極小，切換速度就可以做得比較快，也就是輸出的頻率能達到比較高的原因之一。同時，由于始終存在一條VCC到GND的電流通路，因此功耗較大，但工作速率和功耗基本無關。

要判斷一個PECL/LVPECL電平輸入能否被正常接收，不僅要看交流幅度能否滿足輸入管腳靈敏度的要求，而且要判斷直流幅度是否在正常范圍之內(nèi)（即在VCC-1.3V左右，不能偏得太大，否則輸入門將不能正常接收）。在這一點上與LVDS有很大的差別，務必引起注意。

2.1、PECL接口輸入原理
PECL輸入是一個具有高輸入阻抗的差分對。該差分對共模輸入電壓需偏置到VCC-1.3V，這樣允許的輸入信號電平動態(tài)最大。MAXIM公司的PECL接口有兩種形式的輸入結構，一種是在芯片上已加有偏置電路，如MAX3867、MAX3675，另一種則需要外加直流偏置。

PECL輸入電路結構

2.2、PECL接口輸出原理
PECL電路的輸出包含一個差分對和一對射隨器。輸出射隨器工作在正電源范圍內(nèi)，其電流始終存在，這樣有利于提高開關速度。標準的輸出負載是接50Ω至VCC-2V的電平上，在這種負載條件下，OUT+與OUT-輸出電流為14mA，OUT+與OUT-的靜態(tài)電平典型值為VCC-1.3V（VCC-2V+14mA×50Ω）。PECL結構的輸出阻抗很低，典型值為4~5Ω，這表明它有很強的驅動能力，但當負載與PECL的輸出端之間有一段傳輸線時，低的阻抗造成的失配將導致信號時域波形的振鈴現(xiàn)象。

PECL/LVPECL輸出結構

3、CML電平

CML即Current Mode Logic，主要靠電流驅動，它的輸入和輸出是匹配好的，從而減少了外圍器件，使用時直接連接就可以，是高速數(shù)據(jù)接口形式中最簡單的一種。如XAUI、10G XFI接口均采用CML電平。

CML電平的特點如下：

CML電平是一種比較簡潔的電平，它內(nèi)置匹配電阻（輸入輸出都有50歐姆的電阻），這樣用戶使用的時候特別簡單，不需要象ECL電平一樣加一堆的偏置電阻和匹配電阻。

由于輸出門也有50歐姆的匹配電阻，使得二次反射信號也能被這個電阻匹配掉，這樣就避免了多次反射導致的信號劣化（振鈴現(xiàn)象）。在這一點，與ECL電平相比有很大的改進，所以CML電平所能支持的速率比較高。

從光口的抖動指標來看，CML電平具有抖動指標小的特性。對比3種電平抖動方面的性能：CML最優(yōu)、ECL次之、LVDS比較差。這就是一般情況下LVDS信號很少做為光接口驅動信號的原因之一（當然，輸出信號幅度比較小、電流驅動能力比較弱應該也是原因之一吧）。

CML電平也是采用恒流驅動方式。

CML電平的輸出AC擺幅能達到800mV。一般情況下，CML電平可以是直流耦合方式對接，也可以是交流耦合方式對接。

3.1、CML接口輸入原理
CML輸入結構有幾個重要特點，這也使它在高速數(shù)據(jù)傳輸中成為常用的方式，如下圖，MAXIM公司的CML輸入阻抗為50Ω，容易使用。輸入晶體管作為射隨器，后面驅動一差分放大器。

CML輸入電路結構

3.2、CML接口輸出原理
CML接口的輸出電路形式是一個差分對，該差分對的集電極電阻為50Ω，輸出信號的高低電平切換是靠共發(fā)射極差分對的開關控制的，差分對的發(fā)射極到地的恒流源典型值為16mA，假定CML輸出負載為一50Ω上拉電阻，則單端CML輸出信號的擺幅為Vcc-0.4V~Vcc。在這種情況下，差分輸出信號擺幅為800mV，共模電壓為Vcc-0.2V。若CML輸出采用交流耦合至50Ω負載，這時的直流阻抗由集電極電阻決定，為50Ω，CML輸出共模電壓變?yōu)閂cc-0.4V，差分信號擺幅仍為800mV。在交流和直流耦合情況下輸出波形見下圖。

CML輸出結構

CML在不同耦合方式時的輸出波形

4、LVDS、LVPECL、CML比較

三種電平都是高速設計中常用的電平，但各有特色：

驅動模式：都屬于電流驅動。

外部端接：CML最簡單，一般無需外部端接，直接連接即可；LVDS次之，需在接收端增加一個100Ω的終結電阻（內(nèi)置的不需要）；LVPECL最復雜，其輸出端需偏置到VCC-2V，輸入端需偏置到VCC-1.3V。

功耗：LVDS差分對擺幅最小，因此功耗也最小，在相同工作速率下，功耗不到LVPECL的三分之一；CML和LVPECL差分對擺幅相對較大，且內(nèi)部三極管工作于非飽和狀態(tài)，功耗較大，基于結構上的差異，CML的功耗低于LVPECL。

工作速率：由于CML和LVPECL內(nèi)部三極管工作于非飽和狀態(tài)，邏輯翻轉速率高，能支持更高的數(shù)據(jù)速率；同時，由于LVDS差分對的輸入擺幅較?。↙VDS為100mV，LVPECL為310mV，CML為400mV；輸出擺幅：LVDS為350mV，LVPECL為800mV，CML為800mV），噪聲容限較小，不利于高速傳輸。

耦合方式：都支持直流耦合和交流耦合。

5、HCSL/LPHCSL

HCSL即High-speed Current Steering Logic。

LPHCSL（Low-Power HCSL）是為了降低傳統(tǒng)的HCSL驅動器的功耗而開發(fā)的。LPHCSL的主要優(yōu)點包括更好的驅動長線的性能，易于AC耦合，減少PCB板子面積，易于布線，降低材料成本，重要的是要注意HCSL驅動器與LPHCSL驅動器對HCSL接收器來說都是一樣的。

HCSL和LPHCSL輸出電路結構

HCSL的輸出是通過控制正負輸出差分對中的15mA電流，電源功耗為15mA×3.3V約50mW。而LPHCSL不是采用傳統(tǒng)的HCSL的電流驅動，而是采用推挽電壓驅動，電流消耗大約4~5mA。

驅動器本身具有17歐姆的輸出阻抗（CMOS的輸出阻抗），所以，需要串聯(lián)一個33歐姆的電阻，以獲得與50歐姆傳輸線的匹配。對于傳統(tǒng)的HCSL，為了避免出現(xiàn)過度的振鈴，串聯(lián)電阻RS是必須要的。

某些接收器片內(nèi)可能有一個100歐姆的差分終端，這樣的接收器通常更常見，因為可以處理比較寬范圍的幅度和共模電壓，以及可能要去AC耦合的時鐘信號，LPHCSL驅動器可以穩(wěn)定驅動雙終端（在源和接收處都有終端電阻）。

LPHCSL并不需要對地的終端電阻。而由于功耗的原因，傳統(tǒng)的HCSL驅動器不可能就將終端電阻集成到內(nèi)部，尤其是芯片有許多輸出的時候。很顯然，LPHCSL相對于傳統(tǒng)HCSL使用了更少的元件，降低了板子面積和材料成本。

從原理上，傳統(tǒng)的HCSL要求DC耦合，而LPHCSL并不要求DC耦合。我們可以將AC耦合電容串接到線路上，這樣做并不會影響信號的擺幅和終端屬性。而傳統(tǒng)的HCSL使用AC耦合時，必須仔細考慮對地的DC路徑，還可能需要額外增加元件。

PCIe的REFCLK+/-使用的就是LPHCSL電平。

PCIe時鐘要求的上升速率為0.6V/ns到4.0V/ns，LPHCSL在驅動長線時能提供更高的上升速率。而傳統(tǒng)的HCSL驅動取決于外部50歐姆終端來產(chǎn)生時鐘的下降沿，這使得上升/下降匹配非常困難，因為僅時鐘的上升沿受傳統(tǒng)HCSL輸出控制，而LPHCSL輸出控制時鐘的上升沿和下降沿，LPHCSL更快的上升速率對驅動長線是非常重要的。

6、TMDS

TMDS(Transition-Minimized Differential Signaling，最小化傳輸差分信號)是HDMI、DP協(xié)議中定義的電平，下圖是TMDS的接口輸入輸出框圖，詳細的特性可參考HDMI標準。

除此之外，還有像差分HSTL、PPDS（Point-to-Point Differential Signaling）、RSDS（Reduced Swing Differential Signaling）之類的差分邏輯電平，由于使用較少，暫不做詳細介紹。

編輯：hfy