在ASIC的物理設(shè)計的低功耗實現(xiàn)技術(shù)解析

在半導(dǎo)體領(lǐng)域，單個模塊中的器件工作頻率和晶體管數(shù)量隨時間增加。在本文中，我們將介紹可以在ASIC的物理設(shè)計實現(xiàn)中使用的廣為人知的低功耗實現(xiàn)技術(shù)。CMOS器件有三大功率損耗：動態(tài)功率，靜態(tài)功率和短路功率。

CMOS器件的總功耗如下：

CMOS器件具有非常低的靜態(tài)功耗，當(dāng)所有輸入均處于某個有效邏輯電平且該器件未進行開關(guān)操作時，就會發(fā)生這種情況。

靜態(tài)功耗是電源電壓，晶體管閾值電壓和晶體管尺寸的函數(shù)。當(dāng)以更高的頻率工作時，動態(tài)功耗會極大地影響總體功耗，并由下式得出：

在哪里，

C負載= CMOS的負載電容

VDD =電源電壓

F =發(fā)生過渡的工作頻率

a =開關(guān)活動常數(shù)

從等式（2），我們可以得出結(jié)論，動態(tài)功耗與器件的工作頻率和電源電壓成正比。

現(xiàn)在，第一個組件是設(shè)計的頻率，但是由于數(shù)字設(shè)備的速度越來越快，我們無法降低工作頻率。因此，我們需要使用時鐘網(wǎng)絡(luò)以節(jié)省功耗。為了節(jié)省時鐘樹的功率，設(shè)計人員使用了時鐘門控技術(shù)，其中在時鐘門控單元上施加了特殊的使能信號，以打開指定觸發(fā)器組的時鐘，這有助于降低動態(tài)功耗。

節(jié)省功率的第二個要素是芯片的電源電壓。有多種技術(shù)可借助電源電壓來節(jié)省功率。

• 多VDD
• 跨域的杠桿移位器插入
• DVFS（動態(tài)電壓頻率縮放）
• 多Vt
• 電源門控（電源關(guān)閉）

讓我們詳細討論用電源電壓節(jié)省功率的實現(xiàn)技術(shù)。

1）多VDD

多VDD技術(shù)用于節(jié)省設(shè)計的動態(tài)和靜態(tài)功耗。在此，芯片以不同的電源電壓實現(xiàn)。不同的功能塊以不同的電源電壓運行。我們可以通過減少設(shè)計的標準單元和存儲元件的電源電壓來節(jié)省功耗。

在多VDD技術(shù)中，根據(jù)設(shè)計的關(guān)鍵程度定義了不同的電源域。這里，電平轉(zhuǎn)換器用于從低壓電源域到高壓電源域的信號，反之亦然。在網(wǎng)表級別，將以UPF和CPF電源格式編寫設(shè)計代碼，在此基礎(chǔ)上，我們可以開發(fā)設(shè)計的電源結(jié)構(gòu)。

2）跨域的電平轉(zhuǎn)換器插入

在多VDD設(shè)計中，使用了電平轉(zhuǎn)換器。電平轉(zhuǎn)換器是一種數(shù)字組件，用于將信號從一個轉(zhuǎn)換為另一電壓電平（從低電壓電平轉(zhuǎn)換為高電壓電平，反之亦然）。

對于在設(shè)計中的不同電源域之間插入電平轉(zhuǎn)換器，有一些特殊的放置準則。電平轉(zhuǎn)換器應(yīng)放置在設(shè)計的目標域中。插入電平轉(zhuǎn)換器的一個缺點是-它占用了設(shè)計空間。但是，與此同時，插入電平轉(zhuǎn)換器將有助于節(jié)省芯片的功耗。

有兩種類型的電平轉(zhuǎn)換器。

高至低電壓電平轉(zhuǎn)換器

它僅引入緩沖延遲，因此對時序的影響最小。下圖顯示了從高到低的電平轉(zhuǎn)換器。

圖1從高到低的電平轉(zhuǎn)換器

低至高電壓電平轉(zhuǎn)換器

低壓擺幅輸入信號不一定足夠強，無法完全導(dǎo)通輸入晶體管。這可能導(dǎo)致不可接受的長時間上升或下降時間。這可能會導(dǎo)致更高的開關(guān)電流并降低噪聲容限。下圖顯示了從低到高的電平轉(zhuǎn)換器。

圖2從低到高的電平轉(zhuǎn)換器。

在放置階段，從低到高電壓電平轉(zhuǎn)換器需要特別注意。

3）DVFS（動態(tài)電壓和頻率縮放）

在DVFS技術(shù)中，工作電壓以及頻率會根據(jù)設(shè)計的不同工作模式動態(tài)變化。通過隨頻率改變電壓，我們可以降低功耗。當(dāng)需要高工作速度時，增加電源電壓以獲得更高的工作頻率，而功耗增加。

動態(tài)電壓和頻率縮放是廣泛用于各種計算系統(tǒng)，微處理器等的功耗和能耗降低技術(shù)。降低電源電壓可以降低功耗，因為電源和電源電壓之間存在二次關(guān)系。由于此技術(shù)同時優(yōu)化了電壓和頻率，因此對于靜態(tài)和動態(tài)功耗非常有效。下圖顯示了通過使用可變電源電壓實現(xiàn)的節(jié)能效果。

圖3通過使用可變電源電壓可實現(xiàn)節(jié)電

4）多Vt

該技術(shù)涉及使用多閾值電壓標準單元庫來實現(xiàn)設(shè)計，以節(jié)省設(shè)計功耗。庫以彼此獨立的標準Vt，低Vt和高Vt形式提供。這些庫用于功率和時序優(yōu)化。

物理設(shè)計流程中的布線完成后，可以通過在非時序關(guān)鍵路徑中進行Vt交換來實現(xiàn)功率恢復(fù)，方法是在簽約階段的黃金時段將低Vt單元轉(zhuǎn)換為高閾值電壓單元。

近來，多Vt合成流在較低技術(shù)節(jié)點中變得更加普遍。在ASIC設(shè)計流程中，主要的標準Vt庫用于初始合成。多個閾值單元用于優(yōu)化和合成的下一個迭代。

5）電源門控（電源關(guān)閉）

通過施加特定信號在特定時間間隔內(nèi)關(guān)閉模塊/模塊，可以降低CMOS電路的內(nèi)部泄漏功率?？梢酝ㄟ^使用可插入網(wǎng)表的電源門控技術(shù)來節(jié)省功耗。

在這種技術(shù)中，當(dāng)功能未激活時，這些塊被置于關(guān)閉模式，并在需要時打開。通過在單元（功率門控器）上施加一些特殊信號（上拉或下拉），可以控制系統(tǒng)邏輯功能的啟用和禁用。這些特殊單元（門控）的添加會占用更多的區(qū)域。

這些選通器也稱為睡眠晶體管，它們用作開關(guān)，以切斷部分設(shè)計的電源并將永久電源連接到電路電源。PMOS睡眠晶體管用作VDD電源的“頁眉開關(guān)”，而NMOS睡眠晶體管控制VSS電源，稱為“頁腳開關(guān)”。

可以采用兩種不同的方式來實現(xiàn)電源關(guān)閉（PSO）：片上電源關(guān)閉和片外電源關(guān)閉。電源開關(guān)位于片上PSO的SoC中；電源開關(guān)在片外PSO中位于芯片外部。

PSO同樣可以是精細或粗略的門控，指的是受單個電源開關(guān)約束的每個模塊的大小。通過精細的電源門控程序，我們可以通過關(guān)閉單個模塊來節(jié)省電源，而無需切斷繼續(xù)工作的不同模塊的電源。這將有助于降低CMOS的泄漏功率。利用粗粒度技術(shù)，單個睡眠信號可以使整個區(qū)域斷電。這有助于減少待機模式下的泄漏功率。

我們需要一個隔離單元來隔離來自功率門控模塊的信號，如下圖4所示。

圖4電源門控塊信號需要一個隔離單元

該隔離單元始終是“加電”單元，它可以防止任何未知的邏輯電平到達“始終在線”邏輯。

在進行電源門控時，在關(guān)閉電源門控模塊之前，還需要一個保留寄存器以保存其內(nèi)容。如下圖5所示，保留寄存器除主寄存器外還包含一個影子寄存器。影子寄存器由“常開”電源供電，當(dāng)“ SAVE”置為高電平時，該電源存儲被電源門控的模塊的邏輯值。當(dāng)“ RESTORE”置為高電平時，它將將此邏輯值恢復(fù)到主寄存器。

圖5保留寄存器包含一個影子寄存器和主寄存器

在本文中，已經(jīng)討論了各種低功耗實現(xiàn)技術(shù)。采用特定技術(shù)取決于設(shè)計復(fù)雜度和要降低的功耗。在采用它們之前，還需要考慮上述每種技術(shù)的時序損失，面積損失和實現(xiàn)復(fù)雜性。

通常，多VDD和DVFS技術(shù)用于降低動態(tài)和靜態(tài)功耗，而多Vt和電源門控技術(shù)主要用于降低泄漏功率。

參考

• 許，《面向編譯器的動態(tài)電壓和頻率調(diào)節(jié)，以降低CPU功耗和能耗》，博士學(xué)位，美國新澤西州立大學(xué)，2003年
• Diary R. Suleiman，Muhammed A. Ibrahim，Ibrahim I. Hamarash，動態(tài)電壓頻率縮放（DVFS），用于降低微處理器的功耗和能耗
• 低功耗方法論手冊學(xué)習(xí)

Vipulkumar Patel是eInfochips的高級物理設(shè)計工程師，在VLSI / ASIC領(lǐng)域擁有7年的經(jīng)驗。

Rakesh Gosai是eInfochips的高級物理設(shè)計工程師，在不同納米技術(shù)節(jié)點（7 nm，16nm）的ASIC領(lǐng)域擁有4年的經(jīng)驗。