想成為一名FPGA工程師 你對(duì)FPGA的結(jié)構(gòu)有多了解

FPGA的起源和發(fā)展

1985年Xilinx發(fā)布了全球首款FPGA芯片——XC2064。在當(dāng)時(shí)那個(gè)年代，PC機(jī)才剛走出硅谷的實(shí)驗(yàn)室進(jìn)入商業(yè)市場(chǎng)，因特網(wǎng)還只是科學(xué)家和政府機(jī)構(gòu)通信的神秘鏈路，無(wú)線電話還像磚頭一樣笨重。FPGA芯片在當(dāng)時(shí)似乎并沒(méi)有什么用武之地。

早期的FPGA芯片只是用于膠合邏輯，用來(lái)連接一些功能復(fù)雜的大邏輯塊。不過(guò)，從膠合邏輯到算法邏輯再到數(shù)字信號(hào)處理、高速串行收發(fā)器和嵌入式處理器，F(xiàn)PGA已經(jīng)從配角變成了主角。

FPGA在通信領(lǐng)域上有著極廣泛的應(yīng)用，就拿現(xiàn)在很火熱的5G網(wǎng)絡(luò)來(lái)說(shuō)，幾乎在5G基站里面的每一塊電路板都需要用到FPGA；還有在機(jī)器人學(xué)習(xí)中，F(xiàn)PGA在感知計(jì)算的場(chǎng)景下，因?yàn)镕PGA的硬件并行，所以能同時(shí)處理的指令數(shù)遠(yuǎn)遠(yuǎn)大于CPU，根據(jù)加州大學(xué)洛杉磯分校的實(shí)驗(yàn)結(jié)果，F(xiàn)PGA在感知計(jì)算場(chǎng)景下處理效率是CPU的30倍。以上兩個(gè)都是現(xiàn)在十分熱門(mén)的行業(yè)，都是十分需要FPGA的支持的?？梢钥闯鯢PGA這個(gè)行業(yè)在現(xiàn)在還是很熱門(mén)的。并且這個(gè)行業(yè)的人才缺口也很大，歡迎各位加入FPGA這個(gè)大家庭！

FPGA的結(jié)構(gòu)

想成為一名FPGA工程師，對(duì)FPGA的結(jié)構(gòu)是必須要掌握的。FPGA芯片主要是：可編程I/O單元、基本可編程邏輯單元、完整的時(shí)鐘管理、嵌入塊式RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊這六部分組成。

基本可編輯邏輯單元

基本可編輯邏輯單元是FPGA可編程邏輯的主體FPGA一般是基于SRAM工藝。其基本可編程邏輯單元幾乎都是由查找表（LUT）和寄存器組成。FPGA內(nèi)部的LUT一般為4輸入、主要完成純組合邏輯的功能。而內(nèi)部寄存器結(jié)構(gòu)相當(dāng)靈活，可以配置為帶同步、異步復(fù)位或置位、時(shí)鐘使能的觸發(fā)器，也可以配置為鎖存器。FPGA一般依賴寄存器完成同步時(shí)序的邏輯設(shè)計(jì)。

比較經(jīng)典的基本可編程邏輯單元的配置是一個(gè)寄存器和一個(gè)查找表。但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定差異，而且寄存器和查找表的組合模式也不同。主要的三個(gè)廠商的可編程邏輯結(jié)構(gòu)為：

（1）Alerta的可編程邏輯單元通常被稱為L(zhǎng)E（Logic Element，邏輯單元），由一個(gè)Register和一個(gè)LUT組成。而Altera的大多數(shù)FPGA又將10個(gè)LE有機(jī)組合起來(lái)，構(gòu)成更大的邏輯功能單元——邏輯陣列模塊（LAB，Logic Array Block），LAB中除了LE還包含LE間的進(jìn)位鏈、LAB控制信號(hào)、局部互連線資源、LUT級(jí)聯(lián)鏈、寄存器級(jí)聯(lián)鏈等連線和控制資源。

（2）Xilinx的可編程邏輯單元被稱為Slice，由上下兩部分組成。每部分都由一個(gè)Register和一個(gè)LUT組成，被稱為L(zhǎng)C（Logic Cell，邏輯單元），兩個(gè)LC間有一些共用邏輯?？梢酝瓿蒐C之間的配合與級(jí)聯(lián)。

（3）Lattice的可編程邏輯單元叫PFU（Programmable Function Unit，可編程功能單元），由8個(gè)LUT和8—9個(gè)Register組成。

可編程IO單元

可編程IO單元通過(guò)軟件可以適配不同的電氣標(biāo)準(zhǔn)和物理特性。

內(nèi)嵌RAM塊

FPGA的內(nèi)嵌RAM塊可以靈活配置為單端口RAM（SPRAM，Single PortRAM），雙端口RAM（DPRAM，Double PortRAM），偽雙端口RAM（Pseudo DPRAM），CAM（Content Addressable Memory），F(xiàn)IFO（First Input First Output）等常用存儲(chǔ)器結(jié)構(gòu)。

FPGA中沒(méi)有專用的ROM硬件資源，實(shí)現(xiàn)ROM的思路是對(duì)RAM賦予初值，并保持該初值。

CAM，即內(nèi)容地址存儲(chǔ)器。CAM這種存儲(chǔ)器在其每個(gè)存儲(chǔ)單元都包含了一個(gè)內(nèi)嵌的比較邏輯，寫(xiě)入CAM的數(shù)據(jù)會(huì)和其內(nèi)部存儲(chǔ)的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口相同的所有內(nèi)部數(shù)據(jù)的地址。

總之，RAM是一種根據(jù)地址讀、寫(xiě)數(shù)據(jù)的存儲(chǔ)單元，而CAM返回的是與端口數(shù)據(jù)相匹配的內(nèi)部地址。

FPGA內(nèi)部實(shí)現(xiàn)RAM、ROM、CAM、FIFO等存儲(chǔ)結(jié)構(gòu)是基于內(nèi)嵌RAM塊的，并根據(jù)需求自動(dòng)生成相應(yīng)的粘合邏輯（GlueLogic）以完成地址和片選等控制邏輯。

Xilinx常見(jiàn)的RAM塊大小是4Kbit和18Kbit兩種結(jié)構(gòu)，LatTIce常用的RAM塊大小是9Kbit，Altera的RAM塊最為靈活，一些高端器件內(nèi)部同時(shí)含有兩種RAM塊結(jié)構(gòu)，分別是M9KRAM（9Kbit），M-144K（144Kbit）。

除了RAM外，Altera、Xilinx和LatTIce的FPGA還可以靈活的將LUT配置成RAM、ROM、FIFO等存儲(chǔ)結(jié)構(gòu)，這種技術(shù)被稱為分布式RAM。

豐富的布線資源

布線資源連通FPGA內(nèi)部所有單元，連線的長(zhǎng)度和工藝決定了信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。有以下3種布線資源可以利用。

（1）全局性的專用布線資源：用來(lái)完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位置位的布線。

（2）長(zhǎng)線資源：完成器件Bank間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)的布線。

（3）短線資源：完成基本邏輯單元之間的邏輯互聯(lián)和布線。

在基本邏輯單元內(nèi)部還存在各式各樣的布線資源和專用時(shí)鐘、復(fù)位等控制信號(hào)線。

底層嵌入功能單元

通用程度較高的嵌入功能模塊，如PLL（Phase Locked Loop），DLL（Delay Locked Loop），DSP和CPU等。

Altera芯片集成是PLL，Xilinx芯片主要集成的是DLL，LatTlce的新型FPGA同時(shí)集成了PLL和DLL以適應(yīng)不同需求。

Altera芯片的PLL模塊分為增強(qiáng)型PLL和快速PLL。

Xilinx芯片的DLL的模塊名稱為CLKDLL，在高端FPGA中CLKDLL的增強(qiáng)型模塊為DCM（Digital Clock Manager），數(shù)字時(shí)鐘管理模塊）。

內(nèi)嵌專用硬核

內(nèi)嵌專用硬核的通用性相對(duì)較弱，不是所有的FPGA器件都有硬核。

FPGA設(shè)計(jì)流程

講完了FPGA的結(jié)構(gòu)，接下來(lái)說(shuō)說(shuō)FPGA的設(shè)計(jì)流程。FPGA是可編程芯片，所以FPGA的設(shè)計(jì)方法包括硬件設(shè)計(jì)和軟件設(shè)計(jì)兩部分。

硬件包括FPGA的芯片電路、存儲(chǔ)器、輸入輸出接口電路及其他設(shè)備，軟件即是相應(yīng)的HDL程序等。FPGA的設(shè)計(jì)流程就是利用EDA開(kāi)發(fā)軟件和編程工具對(duì)FPGA芯片進(jìn)行開(kāi)發(fā)的過(guò)程。

典型FPGA的開(kāi)發(fā)流程一般包括包括功能定義/器件選型、設(shè)計(jì)輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實(shí)現(xiàn)、布線后仿真、板級(jí)仿真以及芯片編程與調(diào)試等主要步驟。

功能定義/器件選型

在FPGA設(shè)計(jì)項(xiàng)目開(kāi)始之前，必須有系統(tǒng)功能的定義和模塊的劃分，另外就是要根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對(duì)工作速度和器件本身的資源、成本、以及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型。

一般使用自頂向下的辦法，把系統(tǒng)分成若干個(gè)基本單元，再把每個(gè)基本單元分為下一層次的基本單元，一直這樣做下去，直到能直接用EDA元件庫(kù)為止。

設(shè)計(jì)輸入

設(shè)計(jì)輸入是將所設(shè)計(jì)的系統(tǒng)或電路以開(kāi)發(fā)軟件要求的某種形式標(biāo)示出來(lái)并且輸給EDA工具的過(guò)程。

最常用的方法有硬件描述語(yǔ)言(HDL)和原理圖輸入方法等。原理圖輸入方式是一種最直接的描述方式，在可編程芯片發(fā)展的早期應(yīng)用比較廣泛，它將所需的器件從元件庫(kù)中調(diào)出來(lái)，畫(huà)出原理圖。這種方法雖然直觀并易于仿真，但效率很低，且不易維護(hù)，不利于模塊構(gòu)造和重用。更主要的缺點(diǎn)是可移植性差，當(dāng)芯片升級(jí)后，所有的原理圖都需要作一定的改動(dòng)。

目前，在實(shí)際開(kāi)發(fā)中應(yīng)用最廣的就是HDL語(yǔ)言輸入法，利用文本描述設(shè)計(jì)，可以分為普通HDL和行為HDL。普通HDL有ABEL、CUR等，支持邏輯方程、真值表和狀態(tài)機(jī)等表達(dá)方式，主要用于簡(jiǎn)單的小型設(shè)計(jì)。

而在中大型工程中，主要使用行為HDL，其主流語(yǔ)言是Verilog HDL和VHDL。這兩種語(yǔ)言都是美國(guó)電氣與電子工程師協(xié)會(huì)(IEEE)的標(biāo)準(zhǔn)，其共同的突出特點(diǎn)有：語(yǔ)言與芯片工藝無(wú)關(guān)，利于自頂向下設(shè)計(jì)，便于模塊的劃分與移植，可移植性好，具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效率很高。

除了這IEEE標(biāo)準(zhǔn)語(yǔ)言外，還有廠商自己的語(yǔ)言。也可以用HDL為主，原理圖為輔的混合設(shè)計(jì)方式，以發(fā)揮兩者的各自特色。

功能定義/器件選型

功能仿真也稱為前仿真。是在編譯之前對(duì)用戶所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒(méi)有延遲信息，僅對(duì)初步的功能進(jìn)行檢測(cè)。

仿真前，要先利用波形編輯器和HDL等建立波形文件和測(cè)試向量(即將所關(guān)心的輸入信號(hào)組合成序列)，仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中便可以觀察各個(gè)節(jié)點(diǎn)信號(hào)的變化。

如果發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)修改邏輯設(shè)計(jì)。常用的工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog以及NC-VHDL等軟件。

功能定義/器件選型

所謂綜合就是將較高級(jí)抽象層次的描述轉(zhuǎn)化成較低層次的描述。綜合優(yōu)化根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，使層次設(shè)計(jì)平面化，供FPGA布局布線軟件進(jìn)行實(shí)現(xiàn)。

就目前的層次來(lái)看，綜合優(yōu)化(Synthesis)是指將設(shè)計(jì)輸入編譯成由與門(mén)、或門(mén)、非門(mén)、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，而并非真實(shí)的門(mén)級(jí)電路。真實(shí)具體的門(mén)級(jí)電路需要利用FPGA制造商的布局布線功能，根據(jù)綜合后生成的標(biāo)準(zhǔn)門(mén)級(jí)結(jié)構(gòu)網(wǎng)表來(lái)產(chǎn)生。為了能轉(zhuǎn)換成標(biāo)準(zhǔn)的門(mén)級(jí)結(jié)構(gòu)網(wǎng)表，HDL程序的編寫(xiě)必須符合特定綜合器所要求的風(fēng)格。由于門(mén)級(jí)結(jié)構(gòu)、RTL級(jí)的HDL程序的綜合是很成熟的技術(shù)，所有的綜合器都可以支持到這一級(jí)別的綜合。

常用的綜合工具有Synplicity公司的Synplify / Synplify Pro軟件以及各個(gè)FPGA廠家自己推出的綜合開(kāi)發(fā)工具。

綜合后仿真

綜合后仿真檢查綜合結(jié)果是否和原設(shè)計(jì)一致。在仿真時(shí)，把綜合生成的標(biāo)準(zhǔn)延時(shí)文件反標(biāo)注到綜合仿真模型中去，可以估計(jì)門(mén)延時(shí)帶來(lái)的影響。但這一步驟不能估計(jì)線延時(shí)，因此和布線后的實(shí)際情況還是有一定的差距，并不十分準(zhǔn)確。

目前的綜合工具較為成熟，對(duì)于一般的設(shè)計(jì)可以省略這一步，但如果在布局布線后發(fā)現(xiàn)電路結(jié)構(gòu)和設(shè)計(jì)意圖不符，則需要回溯到綜合仿真后來(lái)確認(rèn)問(wèn)題所在。在功能仿真中介紹的軟件工具一般都支持綜合后仿真。

實(shí)現(xiàn)與布局布線

布局布線可以理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯最佳的布局，選擇邏輯與輸入輸出功能鏈接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件；實(shí)現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片上，布局布線是其中最重要的過(guò)程。

布局將邏輯網(wǎng)表中的硬件原語(yǔ)和底層單元合理的配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，并且往往需要在速度最優(yōu)和面積最優(yōu)之間做出選擇。

布線根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理正確地連接各個(gè)元件。目前，F(xiàn)PGA結(jié)構(gòu)非常復(fù)雜，特別是在有時(shí)序約束條件時(shí)，需要利用時(shí)序驅(qū)動(dòng)的引擎進(jìn)行布局布線。布線結(jié)束后，軟件會(huì)自動(dòng)生成標(biāo)高提供有關(guān)設(shè)計(jì)中各部分資源的使用情況。

由于只有FPGA芯片生產(chǎn)廠商對(duì)芯片結(jié)構(gòu)最為了解，所以布局布線必須選擇芯片開(kāi)發(fā)商提供的工具。

功能定義/器件選型

時(shí)序仿真也稱后仿真，是指將布局布線的延時(shí)信息反標(biāo)注到設(shè)計(jì)網(wǎng)表中來(lái)檢測(cè)有無(wú)時(shí)序違規(guī)（即不滿足時(shí)序約束條件或器件固有的時(shí)序規(guī)則，如建立時(shí)間、保持時(shí)間等）現(xiàn)象。

時(shí)序仿真包含的延遲信息最全，也最精確，能較好的反映芯片的實(shí)際工作情況。由于芯片的內(nèi)部延時(shí)不一樣，不同的布局布線方案也給延時(shí)帶來(lái)不同的影響。

因此在布局布線后，通過(guò)對(duì)系統(tǒng)和各個(gè)模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)系統(tǒng)性能，以及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)是非常有必要的。

板級(jí)仿真與驗(yàn)證

板級(jí)仿真主要應(yīng)用于高速電路設(shè)計(jì)中，對(duì)高速系統(tǒng)的信號(hào)完整、電磁干擾等特征進(jìn)行分析，一般都以第三方工具進(jìn)行仿真和驗(yàn)證。

芯片編程與調(diào)試

設(shè)計(jì)的最后一步就是芯片編程與調(diào)試。芯片編程是指產(chǎn)生使用的數(shù)據(jù)文件（位數(shù)據(jù)流文件，Bitstream Generation），然后將編程數(shù)據(jù)下載到FPGA芯片中。其中，芯片編程需要滿足一定的條件，如編程電壓、編程時(shí)序和編程算法等方面。

邏輯分析儀（Logic Analyzer，LA）是FPGA設(shè)計(jì)的主要調(diào)試工具，但需要引出大量的測(cè)試管腳，而且LA價(jià)格昂貴。

目前，主流的FPGA芯片生產(chǎn)商都提供了內(nèi)嵌的在線邏輯分析儀（如Xilinx ISE中的ChipScope、Altera Quartusll中的SignalTapll以及SignalProb）來(lái)解決上述矛盾，他們只需要占用芯片少量的邏輯資源，有很高的實(shí)用價(jià)值。

FPGA設(shè)計(jì)語(yǔ)言及平臺(tái)

在了解了大概的FPGA設(shè)計(jì)流程之后，設(shè)計(jì)語(yǔ)言及平臺(tái)也是FPGA工程師們必須掌握的東西。

FPGA用的是HDL語(yǔ)言，HDL的全稱是：Hardware Description Language，注意其中D代表的是Description而不是Design。這說(shuō)明了HDL語(yǔ)言不是用來(lái)設(shè)計(jì)硬件的，僅僅只是用來(lái)描述硬件的。

描述這個(gè)詞精確的反映了HDL語(yǔ)言的本質(zhì)，HDL語(yǔ)言是只不過(guò)是已知硬件電路的文本表現(xiàn)形式而已，只是將以后的電路用文本的形式描述出來(lái)。

在學(xué)習(xí)HDL時(shí)首先要了解的是HDL的可綜合性問(wèn)題。硬件設(shè)計(jì)時(shí)分幾個(gè)層次，每個(gè)層次都需要設(shè)計(jì)。最高層是算法級(jí)、向下依次是體系結(jié)構(gòu)級(jí)、寄存器傳輸級(jí)、門(mén)級(jí)、物理版圖級(jí)。

使用HDL的好處就是我們已經(jīng)設(shè)計(jì)好了一個(gè)寄存器傳輸級(jí)的電路，那么用HDL描述以后轉(zhuǎn)化為文本形式，剩下的向更低層轉(zhuǎn)換的時(shí)候就可以交給EDA去做了，這就大大降低了工作量，這就是可綜合的概念。也就是在這一層上對(duì)硬件單元進(jìn)行描述可以被EDA工具理解并轉(zhuǎn)化為更低層的電路。

在編寫(xiě)或閱讀HDL語(yǔ)言，尤其是可綜合的HDL，應(yīng)該看到的是語(yǔ)言背后所對(duì)應(yīng)的硬件電路結(jié)構(gòu)。語(yǔ)法方面，HDL語(yǔ)法掌握貴在精，不在多。30%的基本HDL語(yǔ)句可以完成95%以上的電路設(shè)計(jì)，很多生僻語(yǔ)句不能被所有的綜合軟件支持，在程序移植或者更換平臺(tái)時(shí)，容易產(chǎn)生兼容性問(wèn)題，也不利于他人閱讀和修改。建議多用心鉆研常用語(yǔ)句，理解那些語(yǔ)句的含義。

HDL主要有VHDL和Verilog兩種，目前最流行的是Verilog。

VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。

Verilog就是在用用最廣泛的C語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種件描述語(yǔ)言Verilog的最大特點(diǎn)就是易學(xué)易用，如果有C語(yǔ)言的編程經(jīng)驗(yàn)，可以在一個(gè)較短的時(shí)間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把Verilog內(nèi)容安排在與ASIC設(shè)計(jì)等相關(guān)課程內(nèi)部進(jìn)行講授，由于HDL語(yǔ)言本身是專門(mén)面向硬件與系統(tǒng)設(shè)計(jì)的，這樣的安排可以使學(xué)習(xí)者同時(shí)獲得設(shè)計(jì)實(shí)際電路的經(jīng)驗(yàn)。與之相比，VHDL的學(xué)習(xí)要困難一些。但Verilog HDL較自由的語(yǔ)法，也容易造成初學(xué)者犯一些錯(cuò)誤，這一點(diǎn)要注意。
編輯：hfy