臺積電5nm SRAM技術(shù)細(xì)節(jié)

長期以來，技術(shù)領(lǐng)先一直是臺積電成功的關(guān)鍵。臺積電5nm工藝擁有世界上最小的SRAM單元（0．021平方微米），除開創(chuàng)性的器件工藝，例如高遷移率溝道（HMC），極紫外（EUV）圖形化的應(yīng)用外（可在此高級節(jié)點(diǎn)上實(shí)現(xiàn)更高的良率和更短的生產(chǎn)周期），他們還持續(xù)精進(jìn)其寫入輔助（write assist）電路的設(shè)計(jì)細(xì)節(jié)以實(shí)現(xiàn)這一革命性的工藝技術(shù)。

半導(dǎo)體技術(shù)的發(fā)展一直由應(yīng)用領(lǐng)域推動，如圖1所示，當(dāng)下的在高性能計(jì)算（HPC），人工智能（AI）和5G通信，都要求在有限的功耗下實(shí)現(xiàn)最高性能。

圖1．半導(dǎo)體技術(shù)應(yīng)用的演進(jìn)。

臺積電在IEDM 2019上發(fā)布了其5nm工藝，他們在5nm工藝中使用了十幾張極紫外（EUV）掩模，每張EUV代替三個(gè)或多個(gè)浸沒掩模以及采用高遷移率溝道（HMC）的以獲得更高性能。其5nm工藝自2019年4月起投入風(fēng)險(xiǎn)量產(chǎn)，并于2020年第一季度實(shí)現(xiàn)全面量產(chǎn)。

Jonathan Chang等人在ISSCC 2020上展示了用于開發(fā)高性能SRAM單元和陣列的技術(shù)方案。

FinFET晶體管尺寸的量化一直是主要挑戰(zhàn)，并迫使高密度6T SRAM單元中的所有晶體管僅能使用一個(gè)Fin。通過設(shè)計(jì)工藝協(xié)同優(yōu)化（DTCO）對設(shè)計(jì)進(jìn)行了優(yōu)化，以提供高性能和高密度以及高產(chǎn)量和可靠性。圖2展示了2011年至2019年的SRAM單元面積的微縮歷程。

圖2．展示了2011年至2019年的SRAM單元面積微縮歷程。

但值得注意的是，2017年至2019年的SRAM單元面積縮小速度遠(yuǎn)慢于2011年至2017年的速度，這表明SRAM單元的微縮速度沒有跟上邏輯區(qū)域的部分。在IEDM 2019上，5nm工藝的邏輯密度提高了1．84倍，而SRAM密度僅提高了1．35倍。臺積電利用飛行位線（FBL，F(xiàn)lying Bit Line）架構(gòu)進(jìn)一步減少了面積，從而節(jié)省了5％的面積。5nm SRAM 單元的版圖示意圖如圖3所示。

圖3．高密度6T SRAM單元的版圖。

為了降低功耗，一種關(guān)鍵方法是降低SRAM陣列的最小工作電壓Vmin。5nm工藝中增加的隨機(jī)閾值電壓變化限制了Vmin，進(jìn)而限制了功耗的降低。SRAM電壓減小趨勢如圖4所示，其中藍(lán)線表示沒有寫輔助的Vmin，紅線表示有寫輔助的Vmin，顯示了每一代寫輔助的巨大好處?？梢钥闯觯瑥?nm到5nm的Vmin幾乎沒有改善，表明必須通過改善寫入輔助電路來進(jìn)一步降低功耗。本文主要介紹兩種寫輔助方，以實(shí)現(xiàn)較低的Vmin工作電壓：負(fù)位線（NBL，Negative Bit Line）和降低單元VDD（LCV，Lower Cell VDD）。

圖4．沒有寫輔助（藍(lán)線）和有寫輔助（紅線）的SRAM工作電壓隨節(jié)點(diǎn)變化圖。

SRAM單元示意圖如圖5所示，顯示了PU與傳輸門晶體管PG之間在寫入操作期間的競爭。采用較強(qiáng)的PU晶體管可以獲得較高的讀取穩(wěn)定性，但會顯著降低寫入容限，并導(dǎo)致寫入Vmin問題。

圖5． SRAM單元示意圖，顯示了PU和PG 之間在寫入過程中的競爭。

改善寫入Vmin的第一種方法是降低寫入期間的位線電壓，稱為負(fù)位線電壓（NBL）。這種方法業(yè)界已經(jīng)使用了幾年，使用MOS電容器在位線上產(chǎn)生負(fù)偏置信號，但是這種寫輔助電路會導(dǎo)致芯片面積增大。此外，固定數(shù)量的MOS電容會在短BL配置中引起過高的NBL電平，并可能導(dǎo)致短位線上的動態(tài)功耗過大，如圖6所示。

圖6．固定數(shù)量的MOS電容會在短BL配置中引起過高的NBL電平，并可能導(dǎo)致過高的動態(tài)功耗，金屬電容器NBL可以避免該問題。

通過基于SRAM陣列上方金屬線的耦合金屬電容器方案，可以避免過壓和MOS電容器面積問題。為避免補(bǔ)償過量，可以使用SRAM陣列位線長度來調(diào)節(jié)金屬電容器的長度，從而節(jié)省動態(tài)功耗。此外，還可以調(diào)節(jié)NBL電平，以補(bǔ)償遠(yuǎn)側(cè)存儲單元上的由于字線IR下降引起的寫入能力的損失。

圖7中的NBL使能信號（NBLEN）驅(qū)動金屬電容器C1的一側(cè)為負(fù)，該電容在虛擬電容C1處耦合一個(gè)負(fù)偏置信號。然后接地節(jié)點(diǎn)NVSS，通過寫驅(qū)動器WD和列多路復(fù)用器連到選定的位線。

圖7． NBLEN將可配置的金屬電容器C1 耦合到NVSS。

圖8顯示了具有不同位線配置的NBL耦合電平，表明可配置金屬電容器C1可以隨位線長度調(diào)節(jié)，從而可以減輕具有不同位線長度的耦合NBL電平的變化。

圖8．具有不同位線配置的NBL耦合電平。

寫入輔助的第二種方法是降低單元VDD（LCV）。LCV的常規(guī)技術(shù)需要強(qiáng)偏置或有源分壓器才能在寫操作期間調(diào)整列式存儲單元的電源電壓，但是這些技術(shù)在整個(gè)工作時(shí)間內(nèi)會消耗大量的有功功率。脈沖下拉（PP，Pluse Pull－down）和電荷共享（CS，Charge Sharing）技術(shù)是兩種替代解決方案，但PP難以精確計(jì)時(shí)。因此，如圖9所示，臺積電提出了使用陣列頂部的金屬線作為電荷共享電容器來實(shí)現(xiàn)CS方案。

圖9．使用SRAM陣列頂部的CS金屬走線實(shí)現(xiàn)LCV的電荷共享，以實(shí)現(xiàn)寫輔助。