Verilog HDL硬件基本描述單位模塊

模塊是Verilog 的基本描述單位，用于描述某個設(shè)計的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。一個設(shè)計的結(jié)構(gòu)可使用開關(guān)級原語、門級原語和用戶定義的原語方式描述; 設(shè)計的數(shù)據(jù)流行為使用連續(xù)賦值語句進行描述; 時序行為使用過程結(jié)構(gòu)描述。一個模塊可以在另一個模塊中使用。

一個模塊的基本語法如下：

說明部分用于定義不同的項，例如模塊描述中使用的寄存器和參數(shù)。語句定義設(shè)計的功能和結(jié)構(gòu)。說明部分和語句可以散布在模塊中的任何地方；但是變量、寄存器、線網(wǎng)和參數(shù)等的說明部分必須在使用前出現(xiàn)。為了使模塊描述清晰和具有良好的可讀性， 最好將所有的說明部分放在語句前。本書中的所有實例都遵守這一規(guī)范。

圖2 - 1為建模一個半加器電路的模塊的簡單實例。

模塊的名字是H a l f A d d e r。模塊有4個端口： 兩個輸入端口A和B，兩個輸出端口S u m和C a rry。由于沒有定義端口的位數(shù)， 所有端口大小都為1位；同時， 由于沒有各端口的數(shù)據(jù)類型說明， 這四個端口都是線網(wǎng)數(shù)據(jù)類型。模塊包含兩條描述半加器數(shù)據(jù)流行為的連續(xù)賦值語句。從這種意義上講，這些語句在模塊中出現(xiàn)的順序無關(guān)緊要，這些語句是并發(fā)的。每條語句的執(zhí)行順序依賴于發(fā)生在變量A和B上的事件。

在模塊中，可用下述方式描述一個設(shè)計：

1） 數(shù)據(jù)流方式;

2） 行為方式;

3） 結(jié)構(gòu)方式;

4） 上述描述方式的混合。

原文標(biāo)題：Verilog HDL硬件描述語言-模塊

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