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標(biāo)簽 > HDL
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Testbench是驗(yàn)證HDL設(shè)計(jì)的主要手段,本文提供了布局和構(gòu)建高效Testbench的指南以及示例。另外,本文還提供了一種示例,可以為任何設(shè)計(jì)開發(fā)自...
本文繼續(xù)介紹Verilog HDL基礎(chǔ)知識(shí),重點(diǎn)介紹賦值語(yǔ)句、阻塞與非阻塞、循環(huán)語(yǔ)句、同步與異步、函數(shù)與任務(wù)語(yǔ)法知識(shí)。
FPGA入門必備:Testbench仿真文件編寫實(shí)例詳解
在編寫完HDL代碼后,往往需要通過(guò)仿真軟件Modelsim或者Vivadao自帶的仿真功能對(duì)HDL代碼功能進(jìn)行驗(yàn)證,此時(shí)我們需要編寫Testbench文...
專用集成電路設(shè)計(jì)流程是什么 專用集成電路的特點(diǎn)有哪些
專用集成電路設(shè)計(jì)流程是指通過(guò)設(shè)計(jì)和制造一種特定功能的芯片,以滿足特定應(yīng)用場(chǎng)景的要求。專用集成電路(Application Specific Integr...
FPGA(現(xiàn)場(chǎng)可編程門陣列)的編程涉及到三種主要的硬件描述語(yǔ)言(HDL):VHDL(VHSIC Hardware Description Languag...
FPGA系統(tǒng)規(guī)劃的簡(jiǎn)化流程
數(shù)據(jù)接口的同步在 FPGA/CPLD 設(shè)計(jì)中一個(gè)常見問(wèn)題。很多設(shè)計(jì)工作不穩(wěn)定都是源于數(shù)據(jù)接口的同步問(wèn)題。
自動(dòng)化構(gòu)建環(huán)境在FPGA設(shè)計(jì)中的應(yīng)用
為了加快實(shí)現(xiàn) FPGA 構(gòu)建環(huán)境的自動(dòng)化(如用于持續(xù)集成 (CI)),并確保在開發(fā)與生命周期后期階段完整重現(xiàn)設(shè)計(jì)結(jié)果,Missing Link Elec...
芯片開發(fā)的驗(yàn)證調(diào)試工具為何需要一場(chǎng)革命呢?
驗(yàn)證調(diào)試是辛苦活兒。除錯(cuò)(debug)要先找出錯(cuò)誤,但錯(cuò)誤通常只在特定場(chǎng)景下才能復(fù)現(xiàn),當(dāng)工藝演進(jìn)到5納米及以下,超大芯片集成度動(dòng)輒超過(guò)百億晶體管時(shí),遍歷...
類別:C語(yǔ)言|源代碼 2022-11-14 標(biāo)簽:VerilogHDL復(fù)用器 319 0
IEEE Verilog硬件描述語(yǔ)言標(biāo)準(zhǔn)立即下載
類別:規(guī)則標(biāo)準(zhǔn) 2022-08-08 標(biāo)簽:VerilogHDL 527 0
一種具有顯著優(yōu)點(diǎn)的光固化通道數(shù)字微流控芯片(pCDMF)開發(fā)
數(shù)字PCR(dPCR)是一種用于核酸絕對(duì)定量的強(qiáng)大技術(shù),具有超高靈敏度。
芯片設(shè)計(jì)分為哪些步驟?為什么要分前端后端?前端后端是什么意思
芯片設(shè)計(jì)分為哪些步驟?為什么要分為前端后端?前端后端分別是什么意思? 芯片設(shè)計(jì)分為前端和后端兩個(gè)主要步驟。前端設(shè)計(jì)由邏輯設(shè)計(jì)和驗(yàn)證組成,后端設(shè)計(jì)則包括物...
2023-12-07 標(biāo)簽:芯片設(shè)計(jì)HDL 3506 0
什么叫可編程邏輯器件 可編程邏輯器件有哪些特征和優(yōu)勢(shì)?
可編程邏輯器件(Programmable Logic Device,PLD)是一類集成電路器件,可以根據(jù)用戶的需求進(jìn)行編程和配置,以實(shí)現(xiàn)特定的邏輯功能。...
Vitis? Model Composer 2023.1現(xiàn)已更新
Vitis Model Composer 是一個(gè)基于模型的設(shè)計(jì)工具,不僅可在 MathWorks MATLAB 和 Simulink 環(huán)境中進(jìn)行快速設(shè)計(jì)...
在線學(xué)習(xí)SystemVerilog:移位寄存器
設(shè)計(jì)一個(gè)100bit的可左移或右移的移位寄存器,附帶同步置位和左移或右移的使能信號(hào)。本題中,移位寄存器在左移或右移時(shí),不同于Problem106的補(bǔ)0和...
16nm技術(shù)的形式驗(yàn)證流程、優(yōu)勢(shì)和調(diào)試
必須優(yōu)化正式驗(yàn)證流程中的初始網(wǎng)表,因此測(cè)試設(shè)計(jì)需要額外的邏輯。在這里,我們提供16 nm節(jié)點(diǎn)的形式驗(yàn)證流程和調(diào)試技術(shù)。
FPGA設(shè)計(jì)的經(jīng)驗(yàn)技巧和基本知識(shí)
反之,如果一個(gè)設(shè)計(jì)的時(shí)序要求很高,普通方法達(dá)不到設(shè)計(jì)頻率,那么可以通過(guò)數(shù)據(jù)流串并轉(zhuǎn)換,并行復(fù)制多個(gè)操作模塊,對(duì)整個(gè)設(shè)計(jì)采用“乒乓操作”和“串并轉(zhuǎn)換”的思...
Verilog HDL高級(jí)數(shù)字設(shè)計(jì)
第一句話是:還沒(méi)學(xué)數(shù)電的先學(xué)數(shù)電。然后你可以選擇verilog或者VHDL,有C語(yǔ)言基礎(chǔ)的,建議選擇VHDL。因?yàn)関erilog太像C了,很容易混淆,最...
FPGA開發(fā)流程的物理含義和實(shí)現(xiàn)目標(biāo)
從圖1 FPGA開發(fā)流程中的主干線上分離出第一步設(shè)計(jì)輸入橫向環(huán)節(jié),并做了進(jìn)一步的細(xì)節(jié)的處理,如圖2,從圖上看到,設(shè)計(jì)輸入方式有三種形式,有IP核、原理圖...
2022-09-20 標(biāo)簽:fpgaASIC設(shè)計(jì)HDL 962 0
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