Vivado中電路結(jié)構(gòu)的網(wǎng)表描述

我們都知道FPGA的實(shí)現(xiàn)過程分為2步：分析綜合與布局布線后就可以產(chǎn)生目標(biāo)文件，這兩個(gè)步驟中間有個(gè)非常重要的文件，那就是-網(wǎng)表。 下圖是Vivado中網(wǎng)表列表示例：

Vivado中網(wǎng)表列表示例 在vivado集成環(huán)境中，網(wǎng)表時(shí)對(duì)設(shè)計(jì)的描述，如網(wǎng)表由單元（cell）、引腳（pin）、端口（port）和網(wǎng)絡(luò)（Net）構(gòu)成。下圖是一個(gè)電路的網(wǎng)表結(jié)構(gòu)：

電路的網(wǎng)表結(jié)構(gòu)

（1）單元是設(shè)計(jì)單元

1、設(shè)計(jì)模塊（Verilog HDL）/實(shí)體（VHDL）。

2、元件庫(kù)中的基本元素（Basic Elements ，BLEs）實(shí)例。如LUT、FF、DSP、RAM等。

3、硬件功能的類屬表示。

4、黑盒。

（2）引腳是單元上的連接點(diǎn)

（3）端口是設(shè)計(jì)的頂層端口

（4）網(wǎng)絡(luò)用于實(shí)現(xiàn)引腳之間，以及引腳到端口的連接。

編輯：jq