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Vivado使用小技巧

FPGA技術(shù)驛站 ? 來源:FPGA技術(shù)驛站 ? 2024-10-24 15:08 ? 次閱讀

不用重新布局布線,更新時(shí)序約束,如何快速查看時(shí)序報(bào)告?

有時(shí)我們對(duì)時(shí)序約束進(jìn)行了一些調(diào)整,希望能夠快速看到對(duì)應(yīng)的時(shí)序報(bào)告,而又不希望重新布局布線。這時(shí),我們可以打開布線后的dcp,直接在Vivado Tcl Console里輸入更新后的時(shí)序約束。如果調(diào)整后的約束在之前版本中已存在,那么Vivado會(huì)給出警告信息,顯示這些約束會(huì)覆蓋之前已有的約束;如果是新增約束,那么就會(huì)直接生效。例如,我們需要把時(shí)鐘周期由10ns調(diào)整為8ns,就可以進(jìn)行如下圖所示的操作:

bf207878-90a8-11ef-a511-92fbcf53809c.jpg

執(zhí)行上述命令后,就可以重新生成時(shí)序報(bào)告了。需要說明的是這種方法只是用來快速查看時(shí)序報(bào)告以評(píng)估時(shí)序性能。如果把調(diào)整后的時(shí)序約束添加到工程中重新布局布線,得到的結(jié)果很有可能跟這種方式看到的不一樣,這是因?yàn)椴季植季€本身是受時(shí)序驅(qū)動(dòng)的。

如何查看當(dāng)前布線結(jié)果在更高速度等級(jí)芯片上的時(shí)序性能?

例如我們?cè)谒俣鹊燃?jí)為-2的芯片上完成了布局布線,需要進(jìn)一步評(píng)估在速度等級(jí)為-3的芯片上時(shí)序裕量會(huì)有多大的提升,或者觀察一下在速度等級(jí)為-1的芯片上時(shí)序能否收斂。這時(shí)我們只需用Vivado打開布線后的dcp,只是在打開dcp時(shí)選擇芯片型號(hào)對(duì)應(yīng)的速度等級(jí)為-3,其余封裝保持不變,這需要借助Tcl命令open_checkpoint完成,如下圖所示。在此基礎(chǔ)上生成時(shí)序報(bào)告即可對(duì)比時(shí)序性能的變化。

bf3f9e56-90a8-11ef-a511-92fbcf53809c.jpg

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如何查看當(dāng)前設(shè)計(jì)BITSTREAM屬性信息?

可以使用如下Tcl命令生成BITSTREAM屬性信息,需要打開布線后的網(wǎng)表文件。第1列為屬性名,第2列為屬性值的類型,第3列為屬性是否只讀,第4列為屬性值。

bf8a0284-90a8-11ef-a511-92fbcf53809c.jpg

bfa7361a-90a8-11ef-a511-92fbcf53809c.jpg

如果要知道屬性的默認(rèn)值,可采用如下圖所示的Tcl腳本。

bfc9e9c6-90a8-11ef-a511-92fbcf53809c.jpg

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Vivado 2023.1 Pblock大小不合規(guī)報(bào)錯(cuò)怎么處理呢?

在Vivado 2023.1中,如果Pblock大小不合規(guī)就會(huì)報(bào)錯(cuò),如下圖所示。這其實(shí)是合理的,Vivado 2023.1及之后的版本都會(huì)如此處理。而2022.2及之前版本則不會(huì)報(bào)錯(cuò),那是因?yàn)楣ぞ邥?huì)自動(dòng)進(jìn)行調(diào)整,但這種調(diào)整只是保證Pblock大小合法,并不能保證一定符合用戶預(yù)期。正因此,2023.1版本開始就更為嚴(yán)格了。

c01808c2-90a8-11ef-a511-92fbcf53809c.jpg

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原文標(biāo)題:Vivado使用小技巧

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