在Vivado中,可能由于某些邏輯輸入懸空而導致Implementation的opt_design時會錯,比如:
報的錯誤是dac_spi_i0/bit_cnt[4]_i_4的這個LUT有個輸入懸空了,這個工程的邏輯比較簡單,例化的嵌套也比較少,因此在schematic一層層找也很容易可以找到,但如果工程比較復雜,在很內(nèi)部的一個LUT的輸入懸空了,找起來就很費勁了。
筆者碰到的問題是在vivado的axi-interconnect ip中報了這個錯誤,而且是ip內(nèi)部套了好幾層的地方,如果再一層層往下找就比較麻煩了,不過vivado提供了tcl指令可以幫我們快速找到這個LUT在schematic中的位置:
show_schematic [get_cells dac_spi_i0/bit_cnt[4]_i_4]
就會快速定位到schematic中的位置:
審核編輯:湯梓紅
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