PCle 6.0是如何實(shí)現(xiàn)帶寬飛躍的

從農(nóng)耕時(shí)代到數(shù)字時(shí)代，從鉆木取火到無(wú)人駕駛，從原始到智能，科技顛覆著人類(lèi)的生活方式。那么未來(lái)，科技又將變成什么樣子呢?也許有一天，即便身處地球兩端，我們也可以和家人通過(guò)全息影像的方式在一張桌上一同享用各自的早餐，進(jìn)行流暢而愉快的聊天。

要實(shí)現(xiàn)這種未來(lái)科技，增加數(shù)據(jù)帶寬非常重要。帶寬也就是單位時(shí)間內(nèi)網(wǎng)絡(luò)從某一點(diǎn)到另一點(diǎn)所能通過(guò)的”最高數(shù)據(jù)率”，常用的單位是bps，即每秒多少比特。隨著高性能計(jì)算(HPC)、超大規(guī)模數(shù)據(jù)中心、人工智能/機(jī)器學(xué)習(xí)(AI/ML)、自動(dòng)駕駛、物聯(lián)網(wǎng)(IoT)等領(lǐng)域?qū)ο冗M(jìn)應(yīng)用的需求不斷增加，帶寬需求曲線依舊呈現(xiàn)不斷上揚(yáng)的趨勢(shì)。

新的PCI Express(PCIe)6.0規(guī)范正是一種能夠輔助開(kāi)發(fā)者們實(shí)現(xiàn)未來(lái)科技的關(guān)鍵技術(shù)。PCIe 6.0堪稱是迄今為止最重要的PCIe協(xié)議創(chuàng)新。

PCle 6.0是如何實(shí)現(xiàn)

帶寬飛躍的?

PCIe 6.0的帶寬是上一代的2倍，具有以下特性：

每個(gè)引腳的數(shù)據(jù)傳輸速率可高達(dá)64GT/s

通過(guò)新的低功耗狀態(tài)提高電源效率

經(jīng)濟(jì)高效的性能

高性能的數(shù)據(jù)加密與完整性

向后兼容之前的版本

PCIe 6.0實(shí)現(xiàn)帶寬飛躍的一種方式就是改變電氣信號(hào)調(diào)制方案，即從傳統(tǒng)的不歸零(NRZ)信號(hào)轉(zhuǎn)變?yōu)槭褂妹}沖幅度調(diào)制技術(shù)的四電壓電平(PAM-4)信號(hào)。

在前幾代PCIe中，NRZ位在每個(gè)單位時(shí)間間隔(UI)中是以1或0的形式串行傳輸?shù)?。而采用PAM-4時(shí)，則可以在與NRZ相同的單位間隔中獲得四個(gè)值。由此，無(wú)需讓信號(hào)速率加倍，即可實(shí)現(xiàn)數(shù)據(jù)速率翻倍。四個(gè)電壓電平將生成三個(gè)眼圖，而眼圖高度和眼圖寬度則有所減小。為了減少信號(hào)中的錯(cuò)誤，PCIe采用了格雷編碼，即一次只改變一位。對(duì)于模擬信號(hào)，預(yù)編碼有助于減少錯(cuò)誤。而對(duì)于數(shù)字信號(hào)，前向糾錯(cuò)(Forward Error Correction)可降低誤碼率。

但是，這樣難道不會(huì)顯著增加延遲嗎?

并不會(huì)。因?yàn)镻CI-SIG提出了一種簡(jiǎn)潔的方式來(lái)實(shí)現(xiàn)輕量級(jí)FEC，它利用了現(xiàn)有的重試機(jī)制，因此不會(huì)導(dǎo)致延遲問(wèn)題。

與PCIe 5.0相比，PCIe 6.0可提供更高的帶寬(2x)，但由此增加的延遲卻幾乎為零。

流量控制單元很重要

在PCIe 6.0中，事務(wù)傳輸層概念(the transaction layer concepts)使用了與前幾代相同的命令。新的包頭格式雖然在根本上與前幾代并無(wú)不同，但組織結(jié)構(gòu)卻更為精簡(jiǎn)。新的包傳送方法讓協(xié)議徹底重組，這種重組不僅支持更高的帶寬，系統(tǒng)還可以通過(guò)共享流量控制授權(quán)等功能對(duì)帶寬進(jìn)行處理。

PCIe 6.0使用流量控制單元(FLIT)來(lái)傳輸數(shù)據(jù)，無(wú)需編碼。以2.5G為例，由于編碼的原因，8位數(shù)據(jù)在線路上會(huì)變成10位。對(duì)于8G而言，128位數(shù)據(jù)在線路上會(huì)變成130位。另一方面，F(xiàn)LIT完全無(wú)需進(jìn)行編碼。這意味著每個(gè)1位數(shù)據(jù)在線路上也是1位。因此，PCIe 5.0中通過(guò)編碼執(zhí)行的功能和特性，在PCIe 6.0中將由于擾碼多項(xiàng)式以及 FLIT 包頭的更改而被涵蓋。

PCle 6.0通道可進(jìn)入“睡眠”

PCIe 6.0所需的低功耗狀態(tài)是新的L0p，雖然L0p可以向后兼容前幾代的L0s，但64GT/s的FLIT模式速率還是要求使用 L0p。這種新的低功耗狀態(tài)的創(chuàng)新之處在于，一些通道可以進(jìn)入睡眠狀態(tài)(相當(dāng)于電氣閑置)，而數(shù)據(jù)可以繼續(xù)在非閑置通道上進(jìn)行傳輸。要支持L0p，還需要支持FLIT模式的重定時(shí)器。L0p的優(yōu)勢(shì)在于開(kāi)發(fā)者可以根據(jù)實(shí)際使用的帶寬來(lái)擴(kuò)展電源。

保護(hù)數(shù)據(jù)和系統(tǒng)的安全

互聯(lián)程度越來(lái)越高，數(shù)據(jù)和系統(tǒng)漏洞的攻擊面就越大，攻擊者的動(dòng)機(jī)現(xiàn)在也越來(lái)越難以揣測(cè)。正因如此，越來(lái)越多的法律法規(guī)還要求電子系統(tǒng)具有更高的安全性。在此背景下，PCIe 6.0采用了數(shù)據(jù)完整性和安全保護(hù)機(jī)制，其在安全方面的亮點(diǎn)主要體現(xiàn)在以下三個(gè)方面：

數(shù)據(jù)對(duì)象交換(DOE)：這不是一種性能模式，而是一種安全模式，也并非出于高性能目的，這是一個(gè)PCIe用于增強(qiáng)其他領(lǐng)域安全性的低級(jí)別構(gòu)建模塊。DOE是一種基于配置空間寄存器來(lái)傳輸主要加密數(shù)據(jù)和密鑰的簡(jiǎn)單機(jī)制，它與應(yīng)用邏輯緊密結(jié)合。

組件測(cè)量和認(rèn)證(CMA)：借助此安全功能，設(shè)備中的固件可為設(shè)備提供加密簽名。收到CMA報(bào)告時(shí)，開(kāi)發(fā)者可以驗(yàn)證簽名是否準(zhǔn)確。如果不準(zhǔn)確，他們就需要解決相應(yīng)的安全問(wèn)題。

完整性和數(shù)據(jù)加密(IDE)：這一安全措施主要是為了防止物理訪問(wèn)攻擊。這項(xiàng)保護(hù)是為了防止有人嗅探PCIe 6.0 FLIT數(shù)據(jù)包，并對(duì)數(shù)據(jù)包進(jìn)行插入和刪除操作。這一安全保護(hù)機(jī)制有兩種模式：第一種是Link IDE，相應(yīng)的數(shù)據(jù)將在發(fā)送端加密，然后在直連設(shè)備的接收端解密。第二種是選擇性IDE，相應(yīng)的數(shù)據(jù)包將通過(guò)交換機(jī)傳輸，在請(qǐng)求者那里加密，并經(jīng)過(guò)若干中間設(shè)備中轉(zhuǎn)后在請(qǐng)求完成時(shí)解密。由于這種安全模式作用于PCIe的“核心”數(shù)據(jù)包級(jí)別，因此它需要與控制器緊密結(jié)合，以便以64GT/s的速率高效地實(shí)現(xiàn)加密和解密功能，同時(shí)將延遲影響降至最低。此外，開(kāi)發(fā)者還需要有多個(gè)管道化AES-GCM加密引擎來(lái)滿足吞吐量要求。

PCIe 5.0與PCIe 6.0在安全特性方面的主要區(qū)別在于帶寬擴(kuò)展、對(duì)FLIT模式的支持，以及對(duì)新包頭格式的支持上。另外還有一些安全特性即將推出，它們將同時(shí)支持PCIe 5.0和PCIe 6.0?？梢赃@么說(shuō)，隨著安全形勢(shì)的變化，安全防護(hù)措施也會(huì)不斷發(fā)展和完善。

PCle 6.0先行者：固態(tài)硬盤(pán)

雖然PCIe 4.0和PCIe 5.0正在普及，但固態(tài)硬盤(pán)(SSD)已經(jīng)開(kāi)始率先采用PCIe 6.0。

PCIe是超大規(guī)模數(shù)據(jù)中心機(jī)架單元盒中的實(shí)際接口。這是一個(gè)盒內(nèi)(計(jì)算)的示例：PCIe 是CPU、GPU、SSD、加速器和智能NIC應(yīng)用的主要接口，并通過(guò)CXL保持緩存一致性。

仔細(xì)觀察圖中機(jī)架單元的盒內(nèi)結(jié)構(gòu)，就會(huì)發(fā)現(xiàn)CPU與加速器及SSD相連，而加速器與智能網(wǎng)卡(NIC)相連，這些都屬于PCIe插槽。在從PCIe 5.0過(guò)渡到PCIe 6.0時(shí)，U.2外形尺寸將逐步被淘汰，PCIe 6.0很可能支持U.3、EDSFF(企業(yè)和數(shù)據(jù)中心標(biāo)準(zhǔn)外形尺寸)和OCP(開(kāi)放計(jì)算項(xiàng)目)3.0。

由于SSD SoC與NVMe(非易失性內(nèi)存主機(jī)控制器接口規(guī)范)或閃存以及根聯(lián)合體處理器相連，因此帶寬要求會(huì)非常高。但SSD會(huì)受限于SSD插槽的帶寬，而后者又受PCIe數(shù)據(jù)速率控制，這意味著SSD在同一通道下可獲得雙倍帶寬，而這也是SSD率先采用PCIe 6.0的原因所在，對(duì)于開(kāi)拓市場(chǎng)，優(yōu)勢(shì)很明顯。同時(shí)，面向根聯(lián)合體處理器的生態(tài)系統(tǒng)也已成形。

在Meta的推動(dòng)下，開(kāi)放計(jì)算項(xiàng)目(OCP)正在開(kāi)發(fā)一種可用于所有接口的通用外形尺寸。NIC、SSD及其他組件一直都有自己的外形尺寸，而OCP的愿景就是讓所有這些接口都使用一種通用外形尺寸。參與Meta生態(tài)系統(tǒng)的公司正在開(kāi)發(fā)采用OCP 3.0外形尺寸的設(shè)備，而PCIe 6.0將會(huì)支持該外形尺寸。

搭上這趟PCle 6.0快車(chē)

對(duì)于準(zhǔn)備部署PCIe 6.0的企業(yè)，選擇經(jīng)驗(yàn)豐富的IP合作伙伴至關(guān)重要。

新思科技的IP不僅獲得了PCI-SIG認(rèn)證，其PCIe和安全專家在業(yè)內(nèi)也居于領(lǐng)先地位。新思科技擁有部署非常廣泛的PCIe 5.0解決方案，均通過(guò)了主機(jī)和設(shè)備的PCIe 5.0合規(guī)性測(cè)試，最近還售出超過(guò)250個(gè)PCIe 5.0許可。作為PCIe標(biāo)準(zhǔn)制定工作組成員，新思科技從很早開(kāi)始就致力于PCIe的開(kāi)發(fā)，新版本可向后兼容早期版本，開(kāi)發(fā)者們可以放心使用。

新思科技面向PCIe 6.0的產(chǎn)品包括：

控制器IP：其多流架構(gòu)與面向PCIe 6.0的IDE安全I(xiàn)P模塊緊密集成，包含多個(gè)接口，旨在實(shí)現(xiàn)最低延遲和最大吞吐量。

PHY：可采用FinFET工藝，通過(guò)自適應(yīng)數(shù)字信號(hào)處理(DSP)算法來(lái)優(yōu)化數(shù)字均衡，以跨底板、NIC及芯片到芯片通道發(fā)揮其能效。

驗(yàn)證IP：采用原生系統(tǒng)/Verilog UVM架構(gòu)來(lái)加速測(cè)試平臺(tái)的開(kāi)發(fā)，并且具有內(nèi)置驗(yàn)證方案、驗(yàn)證序列和功能覆蓋范圍。

CXL IP：同樣支持FLIT模式。

新思科技在PCIe方面始終走在行業(yè)前沿，是值得信賴的合作伙伴。新思科技的解決方案將幫助開(kāi)發(fā)者最大限度的降低采用PCIe 6.0的風(fēng)險(xiǎn)，助力企業(yè)踏上未來(lái)發(fā)展的快車(chē)道。

原文標(biāo)題：如何搭上PCIe 6.0未來(lái)發(fā)展的快車(chē)

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審核編輯：湯梓紅