二維半導體晶體管實際溝道長度的極限

高性能單層二硫化鉬晶體管的實現(xiàn)讓科研界看到了二維半導體的潛力，二維半導體材料的發(fā)展讓我們看到了晶體管縱向尺寸下目前的縮放極限（< 1 nm），同樣的科學家們也沒有停止追尋二維半導體晶體管橫向尺寸的極限（也就是晶體管溝道長度的縮放極限）。我們知道目前的工藝節(jié)點已經發(fā)展到5 nm以下，工藝節(jié)點名稱的含義早就不再是實際的柵極或者半節(jié)距（half-pitch）長度，更多的應該理解在延續(xù)摩爾定律下的一個工藝代稱，實際制備的晶體管的溝道長度是大于節(jié)點名稱的，且基于當前的EUV以及硅基工藝體系，實際溝道長度的縮小越來越難。與傳統(tǒng)硅基工藝相比，目前二維半導體晶體管的制備大多采用EBL（電子束光刻）工藝，它可以實現(xiàn)更小尺寸溝道器件的制備，可以制備的二維半導體晶體管的實際溝道尺寸達到10 nm以下，這和EBL工藝本身的分辨率強相關，然而單單通過EBL工藝本身帶來的溝道尺寸縮小也已經發(fā)展到了極限。在當前技術體系下硅基晶體管的實際溝道長度不能低于5 nm，而二維半導體材料則沒有這一限制，因此如何實現(xiàn)更小溝道尺寸的二維半導體材料晶體管以及其性能的探索一直是一個熱點科研問題，今天要講解的兩篇文章分別發(fā)表在Science和Nature上，文章中分別用碳納米管和石墨烯作為柵電極，實現(xiàn)了1 nm以及< 1 nm溝道長度的二硫化鉬晶體管，這也是當時二維半導體晶體管實際溝道長度的極限。

文章一：MoS2 transistors with 1-nanometer gate lengths

圖1 Si基和MoS2晶體管源漏隧穿電流（MoS2明顯優(yōu)于Si基）

圖2 器件結構以及表征測試

圖3 器件的電學性能測試及TCAD仿真

圖4 MoS2薄膜厚度對器件性能影響

文章2：Vertical MoS2 transistors with sub-1-nm gate lengths

圖1 0.34 nm溝道長度側壁晶體管和其他晶體管結構對比

圖2 0.34 nm溝道長度側壁晶體管結構與表征

圖3 0.34 nm溝道長度側壁晶體管的電學性能

圖4 TCAD仿真結構及性能對比

這兩篇文章中，作者關于器件結構的設計都有著自己獨特的巧思，想到是一個層次，真正實現(xiàn)又是另一個層次，不管是工藝制備的實現(xiàn)以及后續(xù)對于器件的TCAD仿真結果的實現(xiàn)都需要很多的知識積累。從這兩篇文章可以看到二硫化鉬晶體管在1 nm甚至1 nm溝道尺寸之下仍有著相當好的性能表現(xiàn)，它們可以說是二維材料發(fā)展路上的兩盞明燈，指引我們繼續(xù)二維的探索。