Verilog語法之generate for、generate if、generate case

Verilog-2005中有3個generate 語句可以用來很方便地實現(xiàn)重復(fù)賦值和例化（generate for）或根據(jù)條件選擇性地進行編譯（generate if和generate case）等功能。接下來就一起看下這3個語句的應(yīng)用場景和應(yīng)用方法吧。

PART ONE

generate for

假設(shè)我希望把2個輸入a[4:0]和b[4:0]做一個異或操作，但是順序要顛倒，也就是這樣：

module xor_test(

input[4:0]a,

input[4:0]b,

output[4:0]out);

assignout[4] = a[4] ^ b[0];

assignout[3] = a[3] ^ b[1];

assignout[2] = a[2] ^ b[2];

assignout[1] = a[1] ^ b[3];

assignout[0] = a[0] ^ b[4];

endmodule

在vivado中分析出來是這樣的：很簡單就是兩個輸出的不同為做一個異或運算。

vivado綜合出來是這樣的：用了幾個LUT來實現(xiàn)異或功能。

1應(yīng)用場景

上面的例子限于篇幅我只假設(shè)了輸入為5bit的位寬，所以這樣寫并不會讓人覺得有多麻煩，但是假想一下如果位寬變成10、20、100呢？那我手不寫斷去？

當(dāng)你需要進行一些重復(fù)性的工作時，比如多次例化同一模塊、同一語句等，可以使用generate for語句來解放雙手，節(jié)省工作量。當(dāng)然你用腳本語言來生成或者直接用某些編輯器也能很快地實現(xiàn)這個功能，不過在這里我們就不提了。

上面的例子用generate for語句寫是這樣的：

module xor_test(

input[4:0]a,

input[4:0]b,

output[4:0]out

);

genvar i;//定義常量作為重復(fù)判斷條件

generate

for (i = 0; i < 8; i = i + 1)//重復(fù)條件

begin: XOR_INST//begin要起個名字

assignout[i] = a[i] ^ b[4-i];//需要重復(fù)的語句

end

endgenerate

endmodule

在vivado中分析出來是這樣的：（與上面的方式一致）

vivado綜合出來是這樣的：（仍然與上面的方式一致）

這樣看， generate for是個不錯的提高效率的方案。當(dāng)然，該語句不光可以對assign進行重復(fù)賦值，還適用以下場景：

（1）模塊module；（2）用戶定義原語UDP；（3）門級語句；（4）連續(xù)賦值語句assign；（5）initial和always塊。

2格式

generate for語句的一般用法：

// Declare the loop variable

genvar;

// Code for the

generate

for (;;) begin

// Code to execute

end

endgenerate

如果你是一個基于xilinx的開發(fā)者，可以使用vivado自帶的語法模板：

（1）打開語法模板：

（2）搜索generate：

（3）把上圖右側(cè)的語句復(fù)制到你自己的代碼里邊。

關(guān)于generate for語句的使用需要注意：

generate for 語句必須使用genvar關(guān)鍵字定義for循環(huán)變量

generate for 循環(huán)必須加 begin…end, 哪怕只有一句

不要使用 i++這種C語言式的自增語句（Verilog沒有i++這個語法），而是使用 i = i + 1

generate后不加begin，里面的語法：for循環(huán)、if…else…、case語句 后面的begin后面一定要加名字，且名字唯一，否則會導(dǎo)致無法比對通過的問題

過多的generate會導(dǎo)致收集覆蓋率緩慢，要注意使用

PART TWO

generate if

generate if的使用場景和條件編譯語句類似，比如你的代碼中包含了一個加法模塊和一個減法模塊，對于2個輸入a和b，希望使用POL來進行控制：如POL=1則進行加法，反之亦然----POL=1----out = a + b；POL=0----out = a - b。

代碼是這樣寫的：

module xor_test(

input[4:0]a,

input[4:0]b,

output[4:0]out

);

localparamintegerPOL = 1;//根據(jù)POL的值來生成對應(yīng)的電路

generate

if (POL == 1) begin: POL1

assignout = a + b;

end else begin: POL0

assignout = a - b;

end

endgenerate

endmodule

定義成POL = 1時會由vivado綜合成一個加法器：

定義成POL = 0時則會由vivado綜合成一個減法器：

假如不使用generate if語法，則代碼是這樣的：

module xor_test(

input[4:0]a,

input[4:0]b,

inputPOL,

outputreg[4:0]out

);

always@(*)begin

if(POL == 1)

out = a + b;

else

out = a - b;

end

endmodule

這樣綜合出來的就是加法電路和減法電路一起：

使用generate if可以根據(jù)需要來靈活地生成對應(yīng)電路，不會浪費資源，適用于某些根據(jù)特定需求來實現(xiàn)電路的場景。而不使用該語句則會把所有潛在的電路均綜合出來，會使電路面積增大，但是靈活性卻較高。

這是vivado自帶的語法模板：

generate

if () begin:

;

end else if () begin:

;

end else begin:

;

end

endgenerate

PART TWO

generate case

generate case和generate if作用上是差不多的，都是用于選擇性綜合電路，區(qū)別就是if語句和case語句的區(qū)別，如果你會用其中一個，那另一個也很簡單，模板如下：

generate

case ()

: begin:

end

: begin:

end

default: begin:

end

endcase

endgenerate

上面的例子照著改就是這樣了：

module xor_test(

input[4:0]a,

input[4:0]b,

output[4:0]out

);

localparamintegerPOL = 1;//根據(jù)POL的值來生成對應(yīng)的電路

generate

case(POL)

1'b1: begin: POL1

assignout = a + b;

end

1'b0: begin: POL0

assignout = a - b;

end

defaultDEFAULT end

endcase

endgenerate

endmodule

審核編輯：湯梓紅