生成語句(GENERATE)是一種可以建立重復結構或者是在多個模塊的表示形式之間進行選擇的語句。由于生成語句可以用來產生多個相同的結構,因此使用生成語句就可以避免多段相同結構的VHDL程序的重復書寫。 生成語句有兩種形式:FOR- GENERATE模式和IF- GENERATE模式。
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