思想實驗：如果沒有TSMC？

?? 在美國芯片法案和對中施加的芯片制裁的風(fēng)波中，TSMC似乎被推到了風(fēng)口浪尖，他們在政治壓力下非常不情愿地在Arizona建廠。為什么TSMC的地位如此重要？我們可以試著做一個思想實驗，世界如果沒有TSMC，芯片行業(yè)將會發(fā)生什么。

轉(zhuǎn)向Samsung??

我們能想到的第一個反應(yīng)就是轉(zhuǎn)向另一家代工廠。但這一選擇其實有許多困難。首先，只有Samsung擁有5nm和3nm工藝。所以，Samsung理所當(dāng)然成了唯一備選方案。但采用新的代工廠也不是簡單的事。盡管兩種工藝有相同的名稱，例如5nm、3nm，但它們?nèi)匀挥泻艽蟮牟煌?，這會導(dǎo)致大量的重新設(shè)計。

這些差異之一是單元庫（EDA工具組合在一起創(chuàng)建邏輯設(shè)計的一組微電路）。在設(shè)計流程的早期設(shè)計就從高級語言轉(zhuǎn)化為邏輯單元的網(wǎng)絡(luò)，所以轉(zhuǎn)移到一個新的單元庫就意味著要審查設(shè)計的大部分早期部分，并且實際上要重做許多后面的步驟。

另一個問題是所謂的設(shè)計規(guī)則（關(guān)于形狀、大小、方向、間隔和位置的數(shù)千條具體幾何規(guī)則的文件），這些規(guī)則將被打印到掩膜上，并在制造過程中轉(zhuǎn)移到晶圓上。每種工藝都有自己的設(shè)計規(guī)則，因此在TSMC 5nm工藝中有效的設(shè)計可能需要許多詳細(xì)的修改，才能適用于Samsung的5nm。設(shè)計規(guī)則是在設(shè)計過程接近尾聲時檢查的，所以這需要相對較小的改動。

對單元庫、設(shè)計規(guī)則和其他問題的差異進(jìn)行調(diào)整后，芯片設(shè)計團隊可能已經(jīng)重復(fù)了原始設(shè)計中的一半以上的工作（假設(shè)新版本第一次就ok過關(guān)）。新版本在性能、功耗和die尺寸上還會有很大不同，無論是好是壞。

其結(jié)果可能是，基于5nm或3nm設(shè)計的產(chǎn)品推遲一年才重返市場，芯片成本增加，性能或效率卻可能降低。

回退

?? 如果簡單地從TSMC轉(zhuǎn)向Samsung被證明是不可能或不切實際的，下一個選擇可能是采用舊工藝重新設(shè)計芯片。Intel有10nm和所謂的7nm的工藝，GlobalFoundries也有14和12nm。此外，就沒有合理的替代方案了。許多供應(yīng)商早早就退出了摩爾定律的競賽，以至于在14nm和下一個可行的替代方案之間有很大的差距。

現(xiàn)在的挑戰(zhàn)是，將設(shè)計轉(zhuǎn)移到舊工藝節(jié)點與轉(zhuǎn)移到不同的代工廠是完全不同的工作。作個粗糙的概括，每一個連續(xù)的工藝節(jié)點所生產(chǎn)的芯片都具有比前一個節(jié)點更多的容納晶體管的能力、更低的功耗和更高的性能。從14nm以后，這種收益開始遞減，所以差異不像以前那么大了，但仍然存在。

這意味著如果你為7nm工藝重新設(shè)計原來的3nm芯片，die將明顯增大。如果你的3nm設(shè)計已經(jīng)突破了die尺寸的極限，那么你的7nm設(shè)計可能根本就不適合放在一個die上。7nm設(shè)計需要運行得更慢，才能獲得與3nm設(shè)計相同的功耗?；蛘?，如果你追求的是相同的性能，那么7nm設(shè)計的功耗會明顯增加。如果回退到10nm或14nm工藝，影響甚至?xí)蟆?/p>

減輕影響的因素

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盡管如此，實際可能并不像聽起來那么糟糕。在電路層面上，5nm芯片名義上比7nm芯片在相同功率下性能增加10%，或者在相同性能下功耗減少約20%。但是在電路行為和芯片在系統(tǒng)中的工作方式之間還有許多其他變量。

例如，在大多數(shù)設(shè)備中，先進(jìn)的芯片只在很小的一部分時間內(nèi)以最大速度運行，其余時間要么在省電模式或空閑狀態(tài)下。因此，10%最大性能差異對于實際應(yīng)用可能是不可見的。

功耗的情況也類似，在所有可用的省電模式下，芯片在現(xiàn)實生活中可能很少接近最大功耗。在新的設(shè)計中更積極地使用電源管理技術(shù)可能能夠補償基礎(chǔ)工藝技術(shù)的大部分差異。但AI應(yīng)用是例外，它們往往會在相當(dāng)長的時間段內(nèi)全速運行。

容量差異（在給定區(qū)域獲得多少邏輯門和內(nèi)存位）是一個更大的問題。這也取決于設(shè)計，但在相同的die面積上，5nm比7nm器件可能多出25%。你能擁有的最大尺寸的die有一個物理限制，由光刻設(shè)備決定。

如果你的5nm設(shè)計沒有接近該極限，那么容量的差異只會轉(zhuǎn)化為更大的die，考慮到舊工藝往往更便宜，成本可能會或不會更高。但如果已經(jīng)接近極限，那么可能不得不在舊工藝中把設(shè)計分成兩個或更多die。

Multi-die的挑戰(zhàn)

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如果新的設(shè)計需要multi-die，設(shè)計團隊會面臨兩個重要問題。如何在die之間分區(qū)設(shè)計，以及如何將die互連？這兩個問題是相互影響的。

根本的問題是，die之間的互聯(lián)比die內(nèi)的互聯(lián)要慢得多，每比特的功耗也大得多。對連接的數(shù)量也可能有嚴(yán)格限制。因此，你需要在三個標(biāo)準(zhǔn)之間進(jìn)行分區(qū)。其一是對設(shè)計進(jìn)行分區(qū)，使較慢的連接所增加的延遲對系統(tǒng)性能的影響盡可能小。這通常會出乎意料的有效。

另一個是盡量減少必須在die之間移動的數(shù)據(jù)量，特別是在高速情況下，以減少不必要的功耗。

而第三個標(biāo)準(zhǔn)是盡量減少die之間的連接總數(shù)，以減少增加的封裝成本。

這三個考慮因素也是相互影響的。因此，系統(tǒng)分區(qū)既是藝術(shù)，也是工程。而且它可能需要清晰地回到設(shè)計過程的開始，重新思考芯片結(jié)構(gòu)的某些方面。因此，推向市場的時間可能是一年或更長。

互聯(lián)

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與分區(qū)挑戰(zhàn)同時存在的還有如何在物理上連接die的問題?；旧嫌腥N選擇。你可以把每個die放在一個單獨的封裝里，然后把封裝安裝在電路板上。這種方法性能最低且功耗最高。但如果能滿足系統(tǒng)要求，也是最便宜的，并且有一個強大的全球供應(yīng)鏈網(wǎng)絡(luò)的支撐。

另一種選擇是傳統(tǒng)的multi-die模塊。你可以把裸片直接安裝在一塊很小的電路板材料上，上面印有間距很細(xì)的互連線。然后將這個組件放入傳統(tǒng)的封裝中。這種方法比單die封裝性能更高且功耗更低，但代價是需要更多的設(shè)計工作，價格也更高。

在multi-die模塊方面有經(jīng)驗的封裝和測試公司也比較少，目前許多公司都在臺灣或中國大陸。

在性能和功耗方面的最佳選擇是所謂的高級封裝，就是AMD和Intel目前在最新的數(shù)據(jù)中心CPU中所采用的技術(shù)。die會直接安裝在一個硅中介板上。中介板的互連線是在晶圓廠出廠的，因此它們的密度幾乎與die上的密度一樣。因此，你可以在die之間有更多的連接。

這是最昂貴的選擇，也需要最多設(shè)計工作。除了TSMC之外，GlobalFoundries、Intel和Samsung都擁有類似的封裝技術(shù)。

還有第四種選擇，將die堆疊在起來，就像DRAM中的方式一樣。這可以進(jìn)一步降低性能損失和功率損耗，但由于復(fù)雜性和設(shè)計工作會大幅增加，這對目前的大多數(shù)設(shè)計來說可能并不實用。

世界的另一面

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對于中國的fabless公司來說，在美國的制裁下，能夠選擇的代工廠只有SMIC（中芯國際）。

SMIC擁有14nm工藝。美國的制裁目前阻礙了SMCI采購EUV***，因此一般的說法是他們將止步于此。

但從理論上講，沒有EUV也可以做到7、5、甚至3nm。這會在工藝復(fù)雜性和成本方面成倍增加，但仍可能是行得通的。事實上，前不久當(dāng)一個分析實驗室發(fā)現(xiàn)SMCI似乎生產(chǎn)出了7nm芯片時，出現(xiàn)了大量相關(guān)的報道。仔細(xì)分析發(fā)現(xiàn)，該芯片實際上是用10nm工藝制造的，有一些類似于7nm工藝的優(yōu)化，因此將該工藝描述為半10nm節(jié)點可能更準(zhǔn)確。

無論哪種方式，它都說明了決心可以克服物理障礙。

中國的fabless公司能否與SMIC合作，找到工藝優(yōu)化和可能的multi-die架構(gòu)，至少在系統(tǒng)層面保持與TSMC工藝的競爭力？這不完全沒可能的，而美國的制裁無疑為這些fabless公司提供了這樣做的動力。

審核編輯 ：李倩