DS3112發(fā)送時鐘的時鐘速率和頻率容差

DS3112具有六種不同的發(fā)送時鐘和六種不同的接收時鐘類型：發(fā)送DS3、DS2、DS1、E3、E2和E1時鐘，以及接收DS3、DS2、DS1、E3、E2和E1時鐘。由于電路中同一級的時鐘具有相似的特性，因此時鐘將成對描述為DS3（E3）、DS2（E2）和DS1（E1）。本應用筆記闡明了發(fā)送時鐘的頻率容差、發(fā)送和接收時鐘速率能力以及DS1/E1發(fā)送和接收時鐘接口的詳細信息。

DS3112具有六種不同的發(fā)射時鐘和六種不同的接收時鐘類型：發(fā)送DS3、DS2、DS1、E3、E2和E1時鐘，接收DS3、DS2、DS1、E3、E2和E1時鐘。由于電路中同一級的時鐘具有相似的特性，因此時鐘將成對描述為DS3（E3）、DS2（E2）和DS1（E1）。

本應用筆記闡明了發(fā)送時鐘的頻率容差、發(fā)送和接收時鐘速率能力以及DS1/E1發(fā)送和接收時鐘接口的詳細信息。

傳輸時鐘

在發(fā)射端，DS3（E3）時鐘和DS1（E1）時鐘由輸入引腳派生，但DS2（E2）時鐘頻率是DS3（E3）時鐘頻率的一小部分。出于設計原因，分數(shù)將表示為整數(shù)比率，這取決于設備的模式。DS1（E1）時鐘可以容忍基于DS3（E3）時鐘頻率和器件模式的頻率范圍。

DS1（E1）和DS2（E2）時鐘頻率可以獨立于DS3（E3）時鐘頻率而變化。此更改通過使用 DS2（E2） 和 DS3（E3） 成幀開銷的功能（稱為填充）來實現(xiàn)。幀結構中有一些保留的填充位，可用于有效負載數(shù)據(jù)或不用于有效負載數(shù)據(jù)，具體取決于開銷中使填充控制代碼的 C 位的值。但在“DS3 C 位奇偶校驗”模式下，C 位用于額外的信號傳輸，填充速率設置為 100% 填充的固定值，其中填充位從不用于數(shù)據(jù)。

圖1.傳輸時鐘圖。

DS2（E2）發(fā)送時鐘基于固定的速率得出，具體取決于器件的模式。填充速率表示為填充位未用于發(fā)送有效負載數(shù)據(jù)的次數(shù)與填充機會總數(shù)的比率。比率越高，有效載荷的有效時鐘頻率越低。確定DS2（E2）頻率的公式如下：

DS2 頻率 = （672 - 填充速率） / 4760 × DS3 頻率

672 是 DS2 幀中 DS3 有效負載位數(shù)。

4760是DS3幀中的總位數(shù)。

E2 頻率 = （378 - 填充速率） / 1536 × E3 頻率

378 是 E2 幀中 E3 有效載荷位數(shù)。

1536 是 E3 幀中的總位數(shù)。

DS3112采用固定填充速率設計，根據(jù)器件的模式產(chǎn)生固定頻率。下表列出了使用精確DS2（E2）頻率的固定速率和由此產(chǎn)生的DS3（E3）頻率。

使用固定填充的最小和最大DS2（E2）時鐘頻率可以使用最小和最大DS3（E3）時鐘頻率（±20ppm）計算。結果如下表所示。

參考簡單的發(fā)送時鐘圖，當FIFO超過一半滿時，DS1（E1）端口將使用DS2（E2）幀中的填充位發(fā)送額外的數(shù)據(jù)位。FIFO使用內(nèi)部DS1（E1）時鐘清空，該時鐘由FIFO與外部DS1（E1）時鐘解耦。平均而言，內(nèi)部時鐘與外部時鐘的頻率相同，因為FIFO中的電平用于生成內(nèi)部時鐘，使FIFO接近半滿。輸入DS1（E1）時鐘可能有很多抖動，并且可能突發(fā)。

DS1（E1）時鐘頻率的最大范圍由填充量決定。填充比可以從0%到100%。DS1（E1）最大和最小頻率的確定公式如下：

通過將DS1（E1）填充速率設置為2%和2%，可以使用最小和最大DS1（E1）時鐘頻率傳輸絕對最小和最大DS0（E100）時鐘頻率。結果如下表所示：

實際的最小和最大DS1（E1）時鐘頻率與最小和最大DS2（E2）時鐘頻率相反，因此最大DS1（E1）時鐘頻率由最小DS2（E2）時鐘頻率設置，填充率為0%。結果如下表所示：

DS1（E1） 輸入時鐘

DS3112使用DS1（E1）時鐘對DS3（E3）輸入時鐘進行采樣，并檢測用于使能內(nèi)部高速系統(tǒng)時鐘的低到高轉換，持續(xù)一個時鐘周期。這種采樣消除了芯片中不必要的時鐘域。在DS1（E1）時鐘輸入端檢測到低至高邊沿后，由高速系統(tǒng)時鐘對相關的DS1（E1）數(shù)據(jù)進行采樣。

圖2.DS1（E1） 輸入時鐘采樣。

接收時鐘

在接收端，提供DS3（E3）時鐘，DS2（E2）和DS1（E1）時鐘頻率基于嵌入在開銷中的C位填充碼從中派生。DS1（E1）時鐘是使用每個DS1（E1）端口的DLL生成的。可以選擇使用外部公共接收DS1（E1）時鐘，但這超出了本應用筆記的范圍。DS3（E3）、DS2（E2）和DS1（E1）時鐘頻率與在源端傳輸?shù)臅r鐘頻率完全相同。16至28個DS1（E1）發(fā)射時鐘中的每一個都可以不同，每個時鐘頻率將在信號被解多的接收器上重新創(chuàng)建。

圖3.接收時鐘圖。

DS2（E2） 內(nèi)部時鐘

為發(fā)送時鐘給出的時鐘頻率公式也適用于接收時鐘。DS2（E2）時鐘由生成格式的設備決定。盡管它們的公差應為 ±30ppm，但根據(jù) 0% 至 100% 的填充率，它們可能處于極端狀態(tài)。請注意，DS2 最小頻率與 DS2 C 位模式下的 DS3 頻率相同。下表列出了基于DS2（E2）最小和最大頻率以及3%和3%填充率的絕對最壞情況DS0（E100）內(nèi)部時鐘：

DS1（E1） 內(nèi)部時鐘

DS1（E1）時鐘源自DS2（E2）時鐘和DS2（E2）中的C位代碼 開銷。絕對最壞情況下的DS1（E1）時鐘，可用于將數(shù)據(jù)放入接收FIFO 基于絕對最壞情況下的DS2（E2）時鐘以及0%和100%填充，下表列出了這些填充物：

下表列出了基于DS1（E1）行業(yè)規(guī)定的時鐘頻率范圍±2ppm以及2%和30%的填充速率，內(nèi)部DS0（E100）時鐘范圍：

DS1（E1）輸出時鐘

DS1（E1）輸出時鐘通過將DS3（E3）時鐘除以兩個可能的整數(shù)之一來創(chuàng)建。DS1 時鐘的除數(shù)為 29 和 28，E1 的除數(shù)為 17 和 16，G.747 的除數(shù)為 22 和 21。根據(jù) FIFO 是超過一半還是小于一半滿來選擇其中一個除數(shù)。當FIFO超過一半滿時，較小的除數(shù)用于更快地清空FIFO。DS1（E1）輸出時鐘將在兩個頻率之間切換，以重新創(chuàng)建發(fā)送器的平均時鐘頻率。

圖4.DS1 DLL。

DS1（E1）時鐘速率從以下頻率切換：

引用

審核編輯：郭婷