技術(shù)預(yù)測：2040年晶圓廠工藝

引言

到 2030 年，半導(dǎo)體在更多市場的大規(guī)模擴(kuò)散以及這些市場中的更多應(yīng)用預(yù)計(jì)將推動(dòng)該行業(yè)的價(jià)值超過1萬億美元。但在接下來的17年里，半導(dǎo)體的影響力將遠(yuǎn)遠(yuǎn)超出這個(gè)數(shù)字，從而改變?nèi)藗兊墓ぷ鞣绞剑麄內(nèi)绾螠贤?，以及他們?nèi)绾魏饬亢捅O(jiān)控他們的健康和福祉。芯片將成為使能引擎，需要對(duì)新技術(shù)、材料和制造工藝進(jìn)行大量投資，從領(lǐng)先節(jié)點(diǎn)到可以以新方式利用的成熟工藝。

但是如何繼續(xù)構(gòu)建它們將需要對(duì)每個(gè)制造和包裝過程進(jìn)行實(shí)質(zhì)性改變?？偟膩碚f，這些創(chuàng)新分為四個(gè)不同的領(lǐng)域：（1）使圖案化更具成本效益；（2）通過新材料和混合鍵合實(shí)現(xiàn)更快的互連；（3）在運(yùn)行測試晶圓之前更好地建模以模擬流程和系統(tǒng)，以及為更小、更便宜、更快的電子產(chǎn)品有效集成不同的芯片功能。

為了將異構(gòu)小芯片集成到一個(gè)通用封裝中，我們確保從材料選擇到設(shè)計(jì)到設(shè)備架構(gòu)、集成和封裝的一切都針對(duì)最終終端應(yīng)用進(jìn)行了優(yōu)化——我們稱之為全堆棧方法。但最顯著的轉(zhuǎn)變是由于先進(jìn)封裝方法作為設(shè)備性能的主要驅(qū)動(dòng)力而發(fā)生的。盡管這種趨勢在幾十年前隨著 TSV和倒裝芯片封裝的突破而開始，但多小芯片封裝正開始從高端應(yīng)用轉(zhuǎn)向更主流的應(yīng)用。（江蘇英思特半導(dǎo)體科技有限公司）

材料變化

在臺(tái)積電、三星和英特爾繼續(xù)追求3nm、2nm和1.x nm 技術(shù)節(jié)點(diǎn)的同時(shí)，主流晶圓廠和裝配線的晶體管和封裝級(jí)別將發(fā)生幾項(xiàng)技術(shù)轉(zhuǎn)變，并結(jié)合新的材料、工藝和數(shù)據(jù)分析以滿足所有路線圖。組裝和測試平臺(tái)的關(guān)鍵驅(qū)動(dòng)力是消費(fèi)和移動(dòng)產(chǎn)品的射頻前端模塊、電動(dòng)汽車的功率包和光學(xué)器件的聯(lián)合封裝，因?yàn)閿?shù)據(jù)服務(wù)器的功率預(yù)算，共同封裝的光學(xué)器件將光學(xué)引擎和ASIC開關(guān)之間的電氣接口長度減少到只有幾毫米。此外，這解決了減少能源的需求，并減少了與從電信號(hào)中提取時(shí)鐘和數(shù)據(jù)相關(guān)的延遲。（江蘇英思特半導(dǎo)體科技有限公司）

__光刻 __

光刻單元及其支持的光刻膠軌道和計(jì)量工具基礎(chǔ)設(shè)施是工廠的焦點(diǎn)。一旦晶圓被圖案化，它們就會(huì)進(jìn)入下一步（沉積、蝕刻、離子注入等），但隨后返回光刻以對(duì)下一個(gè)掩模級(jí)進(jìn)行圖案化，這個(gè)過程會(huì)重復(fù)，直到晶圓離開晶圓廠。

使用極紫外(EUV) 掃描儀進(jìn)行圖案化才剛剛開始投入生產(chǎn)。光刻的成本變得更加天文數(shù)字，因此每個(gè)人都必須變得更有創(chuàng)意。關(guān)鍵故障模式之一是隨機(jī)缺陷。人們經(jīng)常談?wù)摰碾S機(jī)指標(biāo)正變得越來越成為產(chǎn)量驅(qū)動(dòng)因素，因此您必須在按層、按客戶或兩者的過程目標(biāo)方面做好其他一切。對(duì)于客戶和供應(yīng)商而言，流程集成都更具挑戰(zhàn)性，因?yàn)橐獡碛幸环N實(shí)際上可以在該特定層提供絕對(duì)最佳結(jié)果的產(chǎn)品。一旦 EUV 功能啟動(dòng)并運(yùn)行，它將采用雙重圖案化和四重圖案化方法，以將特征分辨率進(jìn)一步擴(kuò)展到 20nm 以下。之后是高 NA EUV，在 2025 年到 2027 年的某個(gè)時(shí)間段內(nèi)，數(shù)值孔徑從 0.33 躍升至 0.55。

圖 1：路線圖上的里程碑包括 2024 年的納米片晶體管和 2032 年的 CFET。金屬間距可能以 12-16 納米為基準(zhǔn)。

器件趨勢

制造方法和技術(shù)的持續(xù)進(jìn)步對(duì)于實(shí)現(xiàn)和進(jìn)一步擴(kuò)展下一代環(huán)柵 (GAA) 晶體管、DRAM 架構(gòu)和如今包含 200 多個(gè)層的 3D NAND 器件至關(guān)重要。

雖然邏輯推動(dòng)了最先進(jìn)的晶體管結(jié)構(gòu)，但3D NAND是許多蝕刻和填充工藝的技術(shù)驅(qū)動(dòng)力。在這些蝕刻應(yīng)用中可以發(fā)現(xiàn)半導(dǎo)體行業(yè)中一些最深刻的挑戰(zhàn)，而縮放意味著它們將變得更加困難。在生產(chǎn)中，這意味著將特征蝕刻到數(shù)微米的深度，同時(shí)在數(shù)十億個(gè)這些特征上完美匹配晶圓上的結(jié)果，關(guān)鍵的蝕刻能力需要先進(jìn)的均勻性和蝕刻輪廓控制，這由公司的數(shù)據(jù)智能平臺(tái)管理。蝕刻機(jī)可以自適應(yīng)以最大限度地減少工藝變化并最大限度地提高晶圓產(chǎn)量。

3D Imec 路線圖中的晶體管

要求實(shí)現(xiàn)環(huán)柵 FET（納米片晶體管）在 2024 年問世，隨后是叉片F(xiàn)ET在2028年問世，CFET可能在 2032 年問世（見圖1）。當(dāng)然，通道體厚度現(xiàn)在是水平的而不是垂直的，所以通道寬度可以通過光刻來調(diào)整。這有利于設(shè)計(jì)，意味著當(dāng)我們蝕刻鰭片來制作納米片時(shí)，它們實(shí)際上可以具有比具有相似有效通道寬度的（多鰭片）finFET更低的縱橫比。即使我們?nèi)匀恍枰怪宾挔钗g刻，蝕刻也不再產(chǎn)生主體厚度，因此不會(huì)產(chǎn)生閾值電壓變化。雖然這是一個(gè)進(jìn)化步驟，但它并非微不足道。

我們可以繼續(xù)在與用于finFET的工藝流程非常相似的工藝流程中使用自對(duì)準(zhǔn)源極/漏極和柵極觸點(diǎn)，盡管硬掩模和覆蓋層可能需要變得更加堅(jiān)固以適應(yīng)額外的蝕刻需要內(nèi)墊片和其他工藝，納米片結(jié)構(gòu)還需要一些新的工藝模塊，包括通道釋放、內(nèi)部間隔蝕刻和形成、底部隔離，以及更具挑戰(zhàn)性的源/漏和通道選擇性外延生長。一旦形成晶體管結(jié)構(gòu)，以低電阻為重點(diǎn)的接觸金屬必須連接到較小的源極和漏極表面，需要控制源極和漏極硅化物的體積，同時(shí)降低肖特基勢壘高度，以進(jìn)一步降低接觸電阻。（江蘇英思特半導(dǎo)體科技有限公司）

江蘇英思特半導(dǎo)體科技有限公司主要從事濕法制程設(shè)備，晶圓清潔設(shè)備，RCA清洗機(jī)，KOH腐殖清洗機(jī)等設(shè)備的設(shè)計(jì)、生產(chǎn)和維護(hù)。
審核編輯：湯梓紅