SoC的RTL移植到FPGA的RTL修改啥？

盡管對于工程師而言目標(biāo)始終是以原始形式對SoC源RTL進(jìn)行原型化，但在原型化工作的早期，SoC設(shè)計(jì)必須進(jìn)行必要的修改，以適應(yīng)FPGA原型系統(tǒng)。設(shè)計(jì)變化通常是由于在SoC技術(shù)中發(fā)現(xiàn)的設(shè)計(jì)元素，這些設(shè)計(jì)元素在FPGA技術(shù)中不可用或不適合FPGA技術(shù)。原型平臺(tái)的局限性也導(dǎo)致了設(shè)計(jì)的變化，對更高性能和調(diào)試工具進(jìn)行了調(diào)整。

Top層的IO PAD（Top_level pads）

FPGA工具流程無法解析SoC中IO PAD的例化，因?yàn)镮O PAD的例化代碼一般來源于Fab代工廠提供的庫，每家Fab的庫的寫法各不相同，只對應(yīng)其相應(yīng)的工藝。

門級網(wǎng)表（Gate_level netlists）

門級網(wǎng)表形式的設(shè)計(jì)沒有FPGA工具認(rèn)識(shí)的RTL方式，因?yàn)殚T級網(wǎng)表也是SoC工藝庫邏輯單元的映射，F(xiàn)PGA工具無法解析。

SoC單元例化（SoC cell instantiations）

FPGA的工具不能解析工藝庫提供的SoC cell的例化。

SoC存儲(chǔ)單元（SoC memory）

SoC的存儲(chǔ)單元也是工藝庫特定的，與FPGA上特定的存儲(chǔ)單元有本質(zhì)區(qū)別，F(xiàn)PGA工作無法解析相應(yīng)的存儲(chǔ)單元RTL的例化。

SoC特定IP（SoC Sepecific IP）

從簡單的DesignWare宏到完整的CPU的IP，如果IP的源RTL不可用或者是黑盒看不見可綜合代碼的，那么我們需要在FPGA這一端替換一個(gè)等效功能的RTL模塊或FPGA的軟硬核IP。

內(nèi)建自測試（BIST built-in self test）

內(nèi)置自測試（BIST）和其他測試相關(guān)電路主要在SoC整個(gè)流程中起測試作用，并不是SoC主要的功能描述，BIST的存在是為了快速debug已有的SoC功能，但有些BIST是直接實(shí)例化設(shè)計(jì)到RTL中。但FPGA原型不需要這樣做，因?yàn)檫@只是為了SoC的測試功能，而不是SoC的功能，在FPGA端不用做出原型。

門控時(shí)鐘（Gated clocks）

與BIST一樣，時(shí)鐘門控是SoC為了降低功耗特別使用的一種手段，但通常直接寫入RTL的，F(xiàn)PGA原型只是為了做出功能原型機(jī)，而無法模擬功耗原型，所以這通常會(huì)用FPGA中可用的時(shí)鐘資源，能夠提供正常功能的所需時(shí)鐘。

其他復(fù)雜生成的時(shí)鐘模塊

通常在SoC設(shè)計(jì)中，都會(huì)有一個(gè)CRG模塊，與門控時(shí)鐘一樣，生成的時(shí)鐘可能需要簡化或以其他方式處理（會(huì)用FPGA中可用的時(shí)鐘資源或者例化FPGA中的分頻器和倍頻器IP模塊），以適應(yīng)FPGA的設(shè)計(jì)。





審核編輯：劉清