淺談CDM的原因與機理

CDM(Charge Device Model)，與MM與HBM一起作為ESD的三種類型之一。隨著IC工藝進程的發(fā)展與自動化生產流程的普及，CDM已經取代MM與HBM成為芯片失效的主要靜電類型，目前CDM造成的失效占比遠高于HBM與MM。而現(xiàn)階段的流程管理與高自動化生產流程，能大幅度降低HBM與MM的發(fā)生概率，但是卻無法降低CDM的發(fā)生概率。隨著目前工藝結點的降低，CDM所造成的損害也日益嚴重。因為CDM的自發(fā)特性，CDM防護已經成為芯片設計中不得不考慮的指標。除此之外隨著芯片在工業(yè)，車規(guī)，醫(yī)療等領域的大規(guī)模推廣，CDM防護能力業(yè)已成為很多領域的硬性指標。目前CDM的防護也是業(yè)界所聚焦的設計難點。

一.CDM機理

筆者一直比較贊同陳東旸博士的觀點：ESD作為一種普遍的自然現(xiàn)象，其背后是復雜的物理作用，需要從更深層次的角度去理解ESD的機理。而CDM作為一種自發(fā)性的放電行為，其背后機理也是需要從更微觀的角度進行探討。

圖一.HBM,MM,CDM三種ESD的關系。

目前主流的SPICE等電路仿真軟件都是基于電路原理進行仿真建模，最多將擬合后二級效應代入修正。而HBM與MM等ESD事件需要對電場分布，能量分布等參數進行建模分析，傳統(tǒng)電路仿真軟件已經無能為力，此時需要Sentaurus和Silvaco等TCAD軟件進行仿真建模。一方面為了仿真收斂會大幅度簡化模型復雜度，另一方面，核心參數fab會模糊處理，從而造成仿真結果較為粗糙。而CDM的建模更加困難，因為CDM的自發(fā)特性，其聚焦于材料內部載流子的變化，所以針對CDM的建模仿真已經進入極其復雜的微觀領域。

CDM是指芯片/裸片因為外電場，摩擦生電等因素其自身內部積聚了大量電荷，當與接地導體接觸后（這里的接地是相對概率，只要電勢相對夠低便可認為是接地，比如接地電位或者金屬機殼，工具等），大量電荷從體系逸出，此時會在極短的時間內產生靜電脈沖，這個脈沖就是CDM放電。CDM的放電特點就是時間短，電流脈沖高，波形不確定。

圖二.不同芯片的CDM波形圖。

從圖中可以看出，CDM的脈沖持續(xù)時間很短，電流峰值很大。而且不同的芯片/裸片因為結構，電容等參數的差異，相同條件下不同芯片的CDM波形也會有較大差異。由原理得知CDM的特點：

自發(fā)性。CDM放電是器件在外界因素的擾動下本身儲存了大量帶電載流子，而芯片/裸片本身的結構和電容決定了儲存在器件電荷的電量和放電持續(xù)時間，所以CDM波形是由芯片自身決定，其不像HBM和MM一樣有固定的波形。

由內到外。HBM和MM都是由外而內的ESD事件，靜電流是由芯片外部灌入內部，所以針對HBM和MM的防護主要集中在IO。而CDM反之，CDM是器件內部向外部放電，所以針對CDM的防護相較于其他類型的ESD防護設計難度更高。因為脈沖時間短，所以CDM防護的重點是建立低寄生電容的泄放通道，CDM幅值雖然很高，但是其防護電路不需要很大的面積，只需要能及時將積聚在半導體襯底材料內的載流子泄放出去。

CDM主要誘因之一是外部電場作用，整個芯片或者裸片都處在外界電場作用下，此時半導體內部載流子在外界電場下會重新分布，為了維持電中性條件，半導體內部會產生自發(fā)極化電場。在極化電場與外電場的相互作用下，整個體系還維持電中性平衡，此時如果相對接地的金屬與芯片或者裸片接觸，大量載流子流入/出導體，形成自發(fā)的CDM放電。

圖三.CDM原理示意圖。

從微觀上說，無論是否存在外電場誘發(fā)，半導體材料自身時刻處在一個動態(tài)平衡的過程中。無時無刻都有電子逸出和復合。摩擦生電與受熱不均也會破壞體系的電中性條件，形成靜電。其中當芯片/裸片之間相互碰撞或者接觸，在接觸面會產生異質結或者金半接觸，載流子會重新分布，從而形成極化電場，此時載流子分布產生梯度，如果與電位較低的導體接觸，大量的載流子從芯片內部轉移，從而造成CDM靜電。而溫度分布的不均，也會造成CDM靜電，不同溫度會造成費米能級不同，從而造成極化電場。

圖四.摩擦生電示意圖。

簡而言之便是因為各種外部環(huán)境的變化，改變了半導體材料的電中性條件，使得載流子分布不均，空穴與電子各自積聚在不同區(qū)域，通過內建電場維持體系平衡。當與相對接地的金屬接觸后，這部分聚集的載流子逸出體系，造成CDM放電。因此CDM在生產制造、封裝、測試、運輸過程中是極難被避免的。而隨著工藝結點的降低，芯片對CDM的耐受程度也隨之降低，CDM的失效基本都集中在柵氧化層。

圖五.MOS管中電荷積聚的能帶示意圖。

由圖中可以看出，載流子的積聚會改變半導體材料的費米能級分布（電子越多，費米能級越低，空穴越多，費米能級越高。）而當接地的金屬一旦與柵極接觸，金屬功函數與費米能級的電勢差會產生極化電場，如果該電場過強，就會造成柵氧化層的損壞。所以CDM的失效主要集中在柵極，CDM造成的柵極失效位置也受很多因素影響。（下期會專門講解）

二.CDM的差異

目前CDM測試有兩種：一種是封裝后的Chip-Level，另一種是未進行封裝的Silicon-Die。

圖六.芯片封裝示意圖。

封裝后芯片與未封裝的裸片其CDM機理存在一定差異。封裝后的芯片因為框架與金屬互連的存在，摩擦生電或者外界電場產生的電荷會被存儲在框架中。而未封裝的裸片，這部分電荷會被存儲在襯底半導體材料中。如圖所示，當接地金屬與封裝后的芯片接觸，大量電荷或者直接通過金屬互連從體系轉移出去，或者通過內部芯片的PAD進行泄放。

圖七.封裝芯片CDM示意圖。

而存儲在框架內的電荷也不一定會老老實實呆在一個地方，其也有可能通過金屬互連在無接地金屬觸發(fā)的情況下在芯片內部亂竄。如圖所示，針對由封裝流入內部的電荷，可以看成是一種“由外到內”的ESD事件，這種由外到內的ESD電流便類似于HBM和MM，傳統(tǒng)的ESD防護措施能發(fā)揮一定作用。而未封裝的裸片，其CDM電荷儲存在襯底，其放電路徑是由內到外，傳統(tǒng)的HBM防護措施可能會失效。

圖八.封裝電荷流入內部芯片。

所以封裝也是影響CDM能力的一大因素，選擇合適的封裝與bonding方案也能提高芯片的CDM能力。