毋庸置疑,UVM大大提高了我們開發(fā)驗(yàn)證平臺(tái)的效率。但同時(shí),熟練掌握UVM搭建驗(yàn)證平臺(tái)也并不是一件容易的事情。同時(shí)由于不同驗(yàn)證工程師搭建環(huán)境的風(fēng)格不太一致,所以在一個(gè)項(xiàng)目中常會(huì)出現(xiàn)不好管理,甚至前后不一相互矛盾的UVM代碼。對(duì)于這些問題UVM 代碼生成器基本都可以解決,更為關(guān)鍵的是,這對(duì)于項(xiàng)目的開發(fā)效率提高也是一件極有意義的事情。
簡單的UVM代碼生成器在2011年就有了雛形,最初是Cadence的Jim McGrath開發(fā)的,它在2011年9月16日作為UVMWorld投稿上傳。后來腳本經(jīng)由ChristophSühnel、David Long以及John Aynsley進(jìn)行了修改。當(dāng)前版本的簡單UVM代碼生成器 已獲得了Apache 2.0開源認(rèn)證。
這篇文章就旨在談?wù)揢VM代碼生成器的優(yōu)點(diǎn),及開發(fā)使用時(shí)需要注意的問題。
一.模板代碼應(yīng)具有的特性
每個(gè)UVM測試平臺(tái)代碼庫可以分為兩部分,封裝好且基本保持不變的樣板代碼部分和需要用戶自定義的代碼部分?;诖?,就要求我們所生成的代碼能夠包含相當(dāng)多的用戶自定義元素。理論上,我們生成代碼的基本原則是,先調(diào)用UVM,定義好一些結(jié)構(gòu)語法都正確的SystemVerilog模板代碼,然后我們基于此進(jìn)行復(fù)制和配置得到我們的代碼。這就要求我們的模板代碼至少要能包含以下幾個(gè)元素:
- 能夠根據(jù)用戶自定義的名稱來替換的變量字段。這里的替換主要是指代碼塊名稱的替換。
- 循環(huán)變量,代碼常要求可以循環(huán)遍歷任意的agent或配置等,這就要求有循環(huán)變量的存在。
- 條件變量,某些代碼塊是否存在是需要用戶自定義的。
- 任意嵌套重復(fù)的語句
- 標(biāo)記可以包含用戶自定義的代碼片段(使用“include”或“inline”)
- 標(biāo)記自動(dòng)生成方法被禁用的部分
- 以及一些其他的特定用法,詳見下圖
我們使用這些變量元素表明,我們期待自動(dòng)生成的UVM代碼是具有一定靈活性的,不能僅僅簡單復(fù)制一段源文件來實(shí)現(xiàn)。我們希望以腳本來實(shí)現(xiàn)UVM 代碼生成器的功能。這個(gè)代碼生成器會(huì)生成一系列的class、package、module、和interface。
二.代碼生成器的實(shí)現(xiàn)
使用簡單代碼生成器實(shí)現(xiàn)自動(dòng)生成UVM代碼,生成器腳本文件可以按照按以下流程走。
- 解析命令行開關(guān)
- 解析通用的配置文件,設(shè)置內(nèi)部變量
- 檢查這些設(shè)置相互之間的約束
- 對(duì)于每個(gè) interface/agent
- 解析配置文件并配置內(nèi)部變量
- 檢查這些設(shè)置的所有相互約束
- 根據(jù)代碼模板和內(nèi)部變量生成代碼
- 根據(jù)代碼模板和內(nèi)部變量生成頂層代碼
- 生成仿真腳本
如上所述,使用一些配置文件對(duì)變量、對(duì)代碼進(jìn)行約束,然后基于模板代碼生成目標(biāo)代碼,這一方法能夠使得代碼具備一定的靈活性。除了用戶定義的代碼片段可能會(huì)引入的錯(cuò)誤之外,我們?cè)旧傻纳傻拇a應(yīng)該是完整的,可以使用生成的仿真腳本運(yùn)行操作。
讀者可以自行嘗試前文提到的開源代碼生成器,這種代碼生成器的優(yōu)點(diǎn)在于
- 它可以生成完整且可以運(yùn)行的代碼
- 是開源的,可以自由使用
- 已經(jīng)經(jīng)過測試,并擁有自己的回歸測試套件
當(dāng)然,本文的目的不是說服你使用這個(gè)特定的代碼生成器,而是讓你更好地了解UVM代碼生成的基本內(nèi)在步驟。
**代碼生成器在實(shí)現(xiàn)特定的代碼時(shí),要考慮哪些要求呢?**如前所述,每個(gè)工程師的代碼風(fēng)格都不盡相同,當(dāng)在文件級(jí)別考慮實(shí)現(xiàn)我們的代碼生成器時(shí),以下這些問題我們就一定要注意到了:
- 目錄結(jié)構(gòu)組織和文件命名
- 在生成的每個(gè)文件的頂部插入標(biāo)準(zhǔn)頭文件
- 在每個(gè)編譯單元周圍插入條件編譯器
- 使用`include指令包括類代碼將類組織成包
- 縮進(jìn),間距,對(duì)齊和空白行規(guī)范
- 變量和類型的命名約定,具有標(biāo)準(zhǔn)前綴和后綴名稱
- 將UVM對(duì)象的字符串名稱與相應(yīng)的變量名匹配
- 每個(gè)類中的聲明和語句的常規(guī)排序
在結(jié)構(gòu)層面上,UVM 代碼生成器也有一些需要考量的地方 ,具體可如下實(shí)現(xiàn):
- 將實(shí)例化DUT的SystemVerilog模塊與實(shí)例化UVM test的模塊分開
- 支持頂層agent,agent中包含這一層級(jí)的envs及多個(gè)agent的實(shí)例化
- 使用配置對(duì)象,每個(gè)agent對(duì)應(yīng)一個(gè),頂級(jí)的env對(duì)應(yīng)一個(gè)
- 如何配置test和頂層env呢:1,修改配置對(duì)象并在test中設(shè)置factory overrides 2,在env中實(shí)例化根寄存器模型,并在啟動(dòng)底層virtual sequence
本文中的要點(diǎn)不是為了在UVM對(duì)testbanch的生成方法中作出具體的選擇,只是給出參考,選擇任何類似可行的的結(jié)構(gòu)都是有效的。
在更詳細(xì)的層面上,簡單的UVM代碼生成器就需要對(duì)UVM的具體feature進(jìn)行選擇了,如下:
- 選取哪些UVM component 基類進(jìn)行擴(kuò)展呢?
- 選取使用哪些UVM marcro呢?
- 全部使用factory 方法T :: type_id :: create來實(shí)例化所有組件,序列和事務(wù)嗎?
- 配置類中包含的默認(rèn)變量集的選擇,需要check_enable和coverage_enable嗎?
- 從頂層模塊通過配置數(shù)據(jù)庫傳遞virtual interface到agent要選擇哪種機(jī)制呢?
- 在哪里為driver和monitor中的interface賦值呢?
- 通過什么機(jī)制來設(shè)置和替換is_active變量呢?
- 是否要使用用戶自定義的sequencer呢?還是直接使用UVM_sequencer?
- 諸如此類的其他feature
上述都是只代表了常規(guī)的編碼選擇,除此之外,代碼生成器還要求對(duì)另外一些文件的自動(dòng)化生成,這些文件手寫起來是相當(dāng)費(fèi)時(shí)的。
- 產(chǎn)生一個(gè)test封裝文件,其中包含DUT實(shí)例化、DUT和interface之間的連接。
- 產(chǎn)生每個(gè)tranction類都會(huì)用到的通用方法,包括打包、解包等
- 為寄存器模型產(chǎn)生合適的adapter 和predictor
基于提高生產(chǎn)力的考慮,UVM 代碼也要生成一些可供擴(kuò)展的代碼塊,如下
上圖顯示了一個(gè)簡單UVM代碼生成器能夠產(chǎn)生的結(jié)構(gòu)類型的示例,包括多個(gè)DUT接口和相關(guān)agent,嵌套envs以及寄存器塊,參考模型和記分板的實(shí)例化。 請(qǐng)注意,代碼生成器不會(huì)生成寄存器模型,參考模型或記分板的內(nèi)容。 寄存器模型通常來自單獨(dú)的生成器,現(xiàn)在可有許多文章對(duì)此進(jìn)行討論。參考模型則是必須要手動(dòng)編碼的。
三**.總結(jié)**
代碼生成器的好處是不言而喻的:
- 對(duì)于新用戶:代碼生成器可以迅速生成有效的代碼示例模板。對(duì)于新手搭建和理解環(huán)境的好處是巨大的。
- 對(duì)于所有用戶:提高了生產(chǎn)效率,避免了環(huán)境搭建中出現(xiàn)的繁瑣的重復(fù)和容易出錯(cuò)的工作。保持了代碼風(fēng)格的一致性,自動(dòng)生成的代碼風(fēng)格一定是統(tǒng)一的,避免了因代碼風(fēng)格問題導(dǎo)致的意外,使測試平臺(tái)代碼更易讀、易維護(hù)。
本文只起到拋磚引玉的作用,提出了要實(shí)現(xiàn)自動(dòng)生成UVM代碼的生成器需要考慮的問題及參考。
對(duì)UVM代碼生成器的功能是沒有上限的,應(yīng)該實(shí)現(xiàn)多復(fù)雜的功能,取決于你們的需要和付出回報(bào)比。代碼生成器總是要不斷向前發(fā)展的,以改進(jìn)編碼風(fēng)格和處理新的問題,同時(shí)該進(jìn)的時(shí)候還要注意要能能向后兼容配置文件,保證隨時(shí)可以重新生成整個(gè)代碼庫。
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