揭秘PCIe PIPE 5.1 SerDes架構

人工智能和機器學習正在迅速滲透到廣泛的設備中，推動了SoC設計的重新架構，需要更多的內(nèi)存空間和更高的帶寬來傳輸和處理數(shù)據(jù)。這種變化需要更高速的接口和更寬的總線，為最新 PCIe 協(xié)議規(guī)范的增強以及升級 PIPE（PCI Express 的 PHY 接口）規(guī)范作為首選 PHY 接口鋪平了道路。

PIPE 規(guī)范已發(fā)展到版本 5.1.1，不僅是為了匹配最新的規(guī)范，而且還是為了擴展協(xié)議中的未來增強功能。SerDes 架構使 PIPE 5 PHY 協(xié)議不可知，所有協(xié)議特定邏輯都轉(zhuǎn)移到控制器。這簡化了PHY設計，并允許不同的協(xié)議棧輕松共享。用于 PIPE 接口的 SerDes 架構通過對物理編碼子層 （PCS） 和媒體訪問層 （MAC） 的職責進行一些關鍵更改以及對信令接口的更新來實現(xiàn)可擴展性。

圖 1：PCI Express 的分區(qū) PHY 層

PIPE 5.1規(guī)范除了SerDes架構和低引腳數(shù)接口之外，還有一些額外的更新。以下列表總結(jié)了 PIPE 5.1 中的主要升級：

? 由 MAC 執(zhí)行 8b/10b 或 128b/130b 編碼/解碼 ? 彈性緩沖區(qū)控制由 MAC 維護，RxStatus 僅用于接收器檢測目的
? PHY 在由“RxWidth”
確定的管道寬度上呈現(xiàn)與恢復時鐘“RxClk”同步的 RxData ? RxPolarity 場不再用于 SerDes 架構，MAC 負責反相接收器極性

? 由 MAC
執(zhí)行環(huán)回 ? 新的支持的 64 位數(shù)據(jù)寬度，專門用于 SerDes 架構
? PIPE 數(shù)據(jù)寬度為 10/20/40 位，而不是 8/16/32

隨著 SerDes 架構帶來的所有變化，調(diào)試和理解接口上 PIPE 數(shù)據(jù)的新格式變得具有挑戰(zhàn)性。具體來說，新的PIPE寬度和編碼器/解碼器到MAC的轉(zhuǎn)移導致PIPE接口上的數(shù)據(jù)看起來與以前的任何PIPE版本大不相同。當您繼續(xù)閱讀時，您將看到我們?nèi)绾螄L試將數(shù)據(jù)分解為更小的單元，以清楚地顯示如何通過界面交換信息。

TxData/RxData 信號寬度為 10 位倍數(shù) （80/40/20/10）。對于 8b/10b 編碼，每 10 位攜帶 10b 編碼數(shù)據(jù)。在 128b/130b 編碼時，每 10 位攜帶 8 位數(shù)據(jù)，保留上兩位。

圖 2：跨 PIPE SerDes 架構的數(shù)據(jù)傳輸

讓我們看一下下圖中在 1 位 PIPE 寬度上以 Gen2/Gen40 速度傳輸?shù)?COM 符號。COM （8） 的 10b/0011111010b 編碼值占用 TxData 的所有位 [9：0]。

位 'a' （來自 'abcdeifghj'） 應該首先進入接口，所以它將是 17c。

請注意，2c 中剩余的 17 位（即 0001 0111 1100）對應于下一個符號。
現(xiàn)在讓我們看一下塊編碼數(shù)據(jù)。在 TxData/RxData 上呈現(xiàn)數(shù)據(jù)時，每個 8 位切片中僅使用 10 位，并保留上兩位?？紤] 3 位管道接口上的第 40 代電氣空閑有序集 （EIEOS）。

? 編碼在塊前面添加 2 個同步標頭位。請注意，它們是TxSyncHeader和RxSyncHeader。

SerDes架構正在全面迅速采用。隨著 PIPE 規(guī)范的不斷發(fā)展，復雜 PCI Express 控制器和 PHY 的設計和驗證周期將變得更加復雜和耗時。Synopsys PCI Express VIP 完全支持 PIPE 5.1，并提供成熟全面的驗證解決方案。

審核編輯：郭婷