Xilinx源語(yǔ)：Input DDR Overview(IDDR)介紹

7系列設(shè)備在ILOGIC塊中具有專用寄存器，用于實(shí)現(xiàn)輸入雙倍數(shù)據(jù)速率（DDR）寄存器。此功能用于實(shí)例化IDDR基元。

輸入I/O tile的所有時(shí)鐘都是完全多路復(fù)用的，即在ILOGIC和OLOGIC區(qū)塊之間沒有時(shí)鐘共享。IDDR原語(yǔ)支持以下操作模式：

?OPPOSITIE_EDGE模式

?SAME_EDGE模式

?SAME_EDGE_PIPELINED模式

SAME_EDGE和SAME_EDGE_PIPELINED模式與Virtex-6相同。這些模式允許設(shè)計(jì)者通過ILOGIC塊中的域?qū)⑾陆笛財(cái)?shù)據(jù)傳輸?shù)缴仙?，這樣可以節(jié)省CLB和時(shí)鐘資源并增加性能。這些模式是使用DDR_CLK_EDGE屬性實(shí)現(xiàn)的。以下各節(jié)詳細(xì)介紹了每種模式。

一、OPPOSITIE_EDGE模式

傳統(tǒng)的輸入DDR解決方案或OPPOSITIE_EDGE模式是通過單個(gè)ILOGIC塊中的輸入來實(shí)現(xiàn)的。數(shù)據(jù)在時(shí)鐘的上升沿通過引腳Q1輸出給FPGA邏輯，在時(shí)鐘的下降沿通過Q2輸出給FPGA邏輯。這結(jié)構(gòu)類似于Virtex-6的FPGA實(shí)現(xiàn)。圖2-5顯示了使用OPPOSITIE_EDGE模式的輸入DDR時(shí)序圖。

二、SAME_EDGE模式

在SAME_EDGE模式中，數(shù)據(jù)在同一時(shí)鐘沿上呈現(xiàn)到FPGA邏輯中。這種結(jié)構(gòu)類似于Virtex-6的FPGA實(shí)現(xiàn)。

圖2-6顯示了使用SAME_EDGE模式的輸入DDR的時(shí)序圖?？梢钥吹剑瑥腝1和Q2引腳輸出的第一對(duì)數(shù)據(jù)不再是Q1（D0A）和Q2（D1A）。相反，第一對(duì)呈現(xiàn)的是Q1（D0A）和Q2（Don’t care），緊接著的下一對(duì)數(shù)據(jù)是Q1（D2A）和Q2（D1A）。

三、SAME_EDGE_PIPELINED模式

在SAME_EDGE_PIPELINED模式中，數(shù)據(jù)在同一時(shí)鐘沿上呈現(xiàn)到FPGA邏輯中。與SAME_EDGE模式不同，數(shù)據(jù)對(duì)不被一個(gè)時(shí)鐘周期分隔。然而需要額外的時(shí)鐘延遲來消除SAME_EDGE模式的分離效應(yīng)。圖2-7顯示了使用SAME_EDGE_PIPELINED模式的輸入DDR的時(shí)序圖。輸出對(duì)Q1和Q2被同時(shí)提供給FPGA邏輯。

總結(jié)

審核編輯：湯梓紅