Verilog邊碼邊學(xué)Lesson：圖像采集與顯示設(shè)計之PLL配置與例化

圖1 實(shí)驗(yàn)平臺

視頻內(nèi)容：

Lesson38圖像傳感器介紹與設(shè)計架構(gòu)（本節(jié)視頻）

Lesson39時鐘拓?fù)?、PLL配置與例化

● 圖像采集顯示設(shè)計架構(gòu)的回顧

● 設(shè)計中各個模塊的時鐘頻率定義

● PLL的輸入輸出時鐘信號拓?fù)鋱D

●Vivado中PLL IP的配置和添加

●PLL IP的仿真驗(yàn)證

Lesson40 FIFO的配置與使用

Lesson41圖像傳輸接口時序與在線調(diào)試

Lesson42圖像采集模塊代碼設(shè)計

Lesson43圖像采集模塊仿真驗(yàn)證

Lesson44可變位寬的FIFO配置與仿真

Lesson45 DDR3 IP接口說明與地址映射

Lesson46 DDR3緩存模塊寫控制設(shè)計

Lesson47 DDR3緩存模塊仿真平臺構(gòu)建

Lesson48 DDR3緩存模塊讀控制設(shè)計

Lesson49 DDR3緩存模塊集成仿真

Lesson50 VGA顯示驅(qū)動模塊代碼設(shè)計

Lesson51 VGA顯示驅(qū)動模塊仿真驗(yàn)證

PLL定義

PLL(Phase Locked Loop)：為鎖相回路或鎖相環(huán)，用來統(tǒng)一整合時脈訊號，使內(nèi)存能正確的存取資料。PLL用于振蕩器中的反饋技術(shù)。許多電子設(shè)備要正常工作，通常需要外部的輸入信號與內(nèi)部的振蕩信號同步，利用鎖相環(huán)路就可以實(shí)現(xiàn)這個目的。

而我們在這里所說的PLL，沒有上面一段定義那么晦澀難懂，大家記住PLL一個最主要的功能，即能夠?qū)斎氲幕鶞?zhǔn)時鐘信號進(jìn)行一定范圍內(nèi)的分頻或者倍頻，從而產(chǎn)生多個輸出時鐘信號供芯片內(nèi)部的各個功能模塊使用。

多時鐘設(shè)計

在FPGA的實(shí)際工程設(shè)計中，很難以一個特定的時鐘頻率打天下。由于FPGA具備豐富的接口協(xié)議，能以應(yīng)對各種不同外設(shè)所需要的或高速、或低速、或差分、或單端、電平或高或低等不同接口。那么，要在這些外設(shè)之間游刃有余，平穩(wěn)過度，就需要產(chǎn)生各種不同的時鐘頻率和提供跨時鐘域的數(shù)據(jù)通信能力。這些，對于FPGA來說都是再基本不過的功能了。

以圖像采集和顯示設(shè)計為例，F(xiàn)PGA外接的圖像傳感器需要25MHz的時鐘，而返回的有效數(shù)據(jù)也是以同樣的同頻不同相的時鐘進(jìn)行同步；在FPGA內(nèi)部為了更好的達(dá)到時序收斂和性能水平，需要一個更穩(wěn)定和能以滿足處理需要的的時鐘頻率（如本設(shè)計的50MHz）；接著是圖像的緩存，其數(shù)據(jù)的同步時鐘是由DDR3控制器IP給出的100MHz的時鐘，而在此之前，需要有一個200MHz的時鐘作為DDR3控制器IP的輸入；最后的顯示驅(qū)動，720p的分辨率，要達(dá)到60Hz的顯示刷新率，就需要75MHz的時鐘。這么一看，就這么個不大的設(shè)計，涉及的時鐘頻率還真不少。

圖2

時鐘的定義和分配，可以說是由設(shè)計的各個外設(shè)和設(shè)計本身的處理性能需要共同決定的，那么我們這個設(shè)計中又是如何進(jìn)行具體的定義、分配、產(chǎn)生呢?歡迎進(jìn)入我們的視頻課程進(jìn)行深入的學(xué)習(xí)！

審核編輯：湯梓紅