基于DWC2的USB驅(qū)動(dòng)開發(fā)-0x08 GLPI接口詳解

本文轉(zhuǎn)自公眾號(hào),歡迎關(guān)注

基于DWC2的USB驅(qū)動(dòng)開發(fā)-0x08 GLPI接口詳解 (qq.com)

1.1 前言

進(jìn)行USB驅(qū)動(dòng)開發(fā),有必要了解整個(gè)數(shù)據(jù)流涉及的設(shè)備,而PHY是重要的一環(huán),它負(fù)責(zé)物理層的處理,是模擬數(shù)字的橋梁。而PHY的了解重點(diǎn)是其和LINK之間的接口，USB中PHY和LINK之間的標(biāo)準(zhǔn)接口是UTMI，而ULPI是其低引腳的實(shí)現(xiàn)。

介紹ULPI之前有必要先了解下GLPI,因?yàn)閁LPI是基于GLPI的一個(gè)具體的實(shí)現(xiàn)。

GLPI即Generic Low Pin Interface,通用低引腳接口,是應(yīng)用于LINK和PHY之間的接口?？梢曰诖私涌诙x特定應(yīng)用的接口,也就是該接口規(guī)范是一個(gè)通用的接口設(shè)計(jì),可以基于此有具體的應(yīng)用實(shí)現(xiàn),比如基于該接口實(shí)現(xiàn)UTMI協(xié)議的低引腳接口即ULPI。

1.2信號(hào)

1. GLPI定義了如下的信號(hào),這些信號(hào)是通用的,可以用于傳輸不同的數(shù)據(jù)類型。根據(jù)應(yīng)用的不同，數(shù)據(jù)流可以用于發(fā)送和接收數(shù)據(jù)包、訪問(wèn)寄存器集、生成中斷，甚至重新定義接口本身。
2. 所有信號(hào)都是和clock同步的,如果沒(méi)有clock則所有信號(hào)也可以是異步的。也就是規(guī)范本身并沒(méi)有完全限定死一定要clock,一定要是同步的。
3. 作為通用接口,規(guī)范并不規(guī)定數(shù)據(jù)流本身,數(shù)據(jù)流定義是特定應(yīng)用實(shí)現(xiàn)決定的，只要具體的實(shí)現(xiàn)明確定義，實(shí)現(xiàn)互操作性即可。
4. 通常來(lái)說(shuō)控制信號(hào)dir、stp和nxt是在假設(shè)PHY是數(shù)據(jù)總線的主機(jī)的情況下指定的。當(dāng)然為了通用性,也并沒(méi)有完全限定死。如果需要,實(shí)現(xiàn)也可以將LINK定義為主機(jī)此時(shí)則控制信號(hào)的方向和前者要顛倒過(guò)來(lái)。

1.3 協(xié)議

1.3.1 總線所有權(quán)

非特殊實(shí)現(xiàn)都是PHY作為主機(jī),PHY驅(qū)動(dòng)dir來(lái)決定總線的所有權(quán)。

PHY需要發(fā)送數(shù)據(jù)時(shí)拉高dir,其他時(shí)候都是拉低dir監(jiān)聽總線。

如果LINK需要獲取總線權(quán)可以等PHY發(fā)送完不再需要發(fā)送數(shù)據(jù)時(shí)PHY主動(dòng)拉低dir，LINK也可以主動(dòng)拉高stp一個(gè)時(shí)鐘來(lái)結(jié)束PHY的發(fā)送，讓PHY主動(dòng)讓出總線所有權(quán)，讓LINK來(lái)發(fā)送數(shù)據(jù)，這種情況LINK主動(dòng)請(qǐng)求的則必須進(jìn)行一次數(shù)據(jù)發(fā)送，PHY才會(huì)重新拉高dir重新?lián)碛锌偩€。

dir為0時(shí)LINK擁有總線所有權(quán),LINK可以往data總線發(fā)數(shù)據(jù),

dir為1時(shí)PHY擁有總線所有權(quán),PHY可以往data總線發(fā)數(shù)據(jù),

所有信號(hào)都是和CLK同步的,且在CLK的上升沿修改數(shù)據(jù),所以CLK的上升沿時(shí)dir翻轉(zhuǎn),

dir翻轉(zhuǎn)時(shí)的那一個(gè)CLK叫做turnaround,LINK和PHY都不能往data總線發(fā)送數(shù)據(jù),LINK和PHY也要丟棄該時(shí)候的總線數(shù)據(jù)。

所以在實(shí)現(xiàn)時(shí)dir可以直接用于控制PHY和LINK的輸出緩沖器，只是PHY和LINK兩邊的使能電平是反的。

1. dir為低,LINK擁有總線所有權(quán),LINK可以往總線發(fā)數(shù)據(jù)
2. dir翻轉(zhuǎn)時(shí)對(duì)應(yīng)的那一個(gè)CLK,LINK和PHY都不能發(fā)數(shù)據(jù),總線上的數(shù)據(jù)無(wú)效,即turnaround
3. dir為高,PHY擁有總線所有權(quán),PHY可以往總線發(fā)數(shù)據(jù)
4. dir和clock同步,dir總是在clk的上升沿翻轉(zhuǎn)

1.3.2 傳輸數(shù)據(jù)

1. dir為0, LINK擁有總線所有權(quán),而LINK又沒(méi)有數(shù)據(jù)要發(fā)給PHY,此時(shí)就是空閑階段,LINK驅(qū)動(dòng)data總線為0，此時(shí)PHY監(jiān)聽到全0就認(rèn)為是無(wú)效數(shù)據(jù).
2. dir為0, LINK擁有總線所有權(quán),LINK有數(shù)據(jù)要發(fā)送給PHY,則LINK驅(qū)動(dòng)總線為非0值D0。

但是此時(shí)PHY拉低了nxt，表示不能接收，所以LINK只能下一個(gè)CLK重發(fā)D0

3. PHY收到LINK發(fā)送過(guò)來(lái)的數(shù)據(jù)D0,拉高nxt,表示PHY收到了,這樣LINK可以繼續(xù)發(fā)D1。
4. LINK主動(dòng)拉高stp表示結(jié)束傳輸
5. stp保持高一個(gè)CLK后拉低,此時(shí)PHY也會(huì)拉低nxt,如果PHY需要發(fā)送數(shù)據(jù)，需要擁有總線權(quán)則會(huì)拉高dir,否則會(huì)繼續(xù)拉低dir等待LINK的下一次傳輸。上圖中dir拉高了,說(shuō)明PHY需要發(fā)數(shù)據(jù)了，dir拉高的一個(gè)CLK內(nèi)是turn around總線無(wú)效。
6. Turn around之后PHY發(fā)送數(shù)據(jù)。
7. PHY發(fā)送數(shù)據(jù),同時(shí)拉高nxt表示后續(xù)還有數(shù)據(jù)要發(fā)。
8. PHY后面沒(méi)有數(shù)據(jù)要發(fā)了拉低nxt,并且拉低dir交出總線所有權(quán)。

所以PHY拉低nxt可以用于掐斷數(shù)據(jù)傳輸(LINK或者PHY發(fā)送的數(shù)據(jù)), 在傳輸期間，nxt可以在拉高stp的相同周期中拉高。

從以上可以看出由LINK發(fā)送最后一個(gè)字節(jié),轉(zhuǎn)到PHY發(fā)送第一個(gè)字節(jié)需要2個(gè)周期,即stp要一個(gè)周期,turn around需要一個(gè)周期。

1.3.3 停止傳輸數(shù)據(jù)

PHY可以拉高dir用于結(jié)束LINK的發(fā)送

LINK可以拉高stp一個(gè)時(shí)鐘來(lái)結(jié)束PHY的發(fā)送,此時(shí)PHY需要無(wú)條件拉低dir,準(zhǔn)備接收LINK的數(shù)據(jù)。PHY必須等接收完LINK的數(shù)據(jù)才能重新拉高dir。也就是LINK拉高stp以結(jié)束上一次PHY的傳輸，告訴PHY強(qiáng)制拉低dir來(lái)使得LINK擁有總線權(quán)，這也是LINK主動(dòng)需要切換到總線所有權(quán)的一種方式,這時(shí)則LINK必須進(jìn)行一次發(fā)送,只有這樣PHY才會(huì)重新拉高dir 使得PHY擁有總線權(quán)。這里有個(gè)未定義行為，假設(shè)LINK進(jìn)行了stp拉高但是又不發(fā)送數(shù)據(jù)或者一直發(fā)送數(shù)據(jù)不stp，那么PHY是不是只能一直等待，不能重新拉高dir擁有總線權(quán)了?。

1. dir為高 PHY在發(fā)送數(shù)據(jù)D2,nxt為高說(shuō)明后面還有數(shù)據(jù)待發(fā)送
2. dir為高 PHY在發(fā)送數(shù)據(jù)D3,nxt為低說(shuō)明后面的數(shù)據(jù)無(wú)效
3. 這個(gè)CLK由于前面一次nxt為低,所以數(shù)據(jù)無(wú)效,LINK不接收, nxt拉高說(shuō)明下一個(gè)CLK PHY又有數(shù)據(jù)要發(fā)
4. 這個(gè)CLK PHY發(fā)送D4, LINK接收，nxt為高表示PHY還有數(shù)據(jù)要發(fā)，但是在此時(shí)LINK想要發(fā)送數(shù)據(jù)，于是拉高stp一個(gè)CLK.
5. Stp拉高一個(gè)CLK后要拉低，此時(shí)PHY無(wú)條件拉低dir交出總線所有權(quán)，同時(shí)拉低nxt.
6. 一個(gè)turn around時(shí)鐘后,LINK發(fā)送數(shù)據(jù)D0,此時(shí)PHY拉低nxt為0表示PHY沒(méi)有準(zhǔn)備好接收數(shù)據(jù)
7. 由于上一次PHY沒(méi)有準(zhǔn)備好接收數(shù)據(jù),LINK只能重新發(fā)D0,此時(shí)PHY拉高nxt表示接收了數(shù)據(jù)D0
8. LINK繼續(xù)發(fā)送D1,PHY拉高nxt表示接收了數(shù)據(jù)D1
9. LINK發(fā)送stp主動(dòng)結(jié)束發(fā)送，此時(shí)PHY也要拉低nxt。

之后PHY再看需要是不是要發(fā)送數(shù)據(jù)來(lái)決定是拉高還是拉低dir。

1.4 總結(jié)

GLPI的接口是比較簡(jiǎn)單的,需要注意主從機(jī)，PHY是主機(jī)LINK是從機(jī)，

Stp是從機(jī)驅(qū)動(dòng)，nxt和dir是主機(jī)驅(qū)動(dòng)。

需要注意總線的擁有權(quán)由主機(jī)決定，主機(jī)需要發(fā)送是拉高dir擁有總線權(quán)，其他時(shí)候拉低dir交出總線權(quán)監(jiān)聽總線。而LINK可以在dir為高，PHY在發(fā)送數(shù)據(jù)時(shí)主動(dòng)拉高stp一個(gè)CLK來(lái)請(qǐng)求PHY交出總線權(quán)，PHY必須無(wú)條件交出，并且必須等LINK發(fā)送完數(shù)據(jù)之后才能重新?lián)碛锌偩€。

所以關(guān)鍵點(diǎn)是了解誰(shuí)驅(qū)動(dòng)什么信號(hào)，總線擁有權(quán)的切換，了解這兩點(diǎn)就基本了解了該接口的邏輯了。

1.5 參考

《UTMI+ Low Pin Interface (ULPI) Specification Revision 1.1 October 20, 2004》
審核編輯：湯梓紅