一文詳解3D集成電路的熱問題和解決方案

在DesignCon 2020大會上，ANSYS舉辦了一系列贊助演講。我參加了其中的幾場。這些活動都是由才華橫溢、精力充沛的演講者用他們的材料進行精彩的展示。DesignCon技術方案具有超前的緯度。其中一個是由喬治亞理工學院電子與計算機工程學院的Sung-Kyu Lim教授提出的——這個演示涉及到3D集成電路。

Lim教授的研究由DARPA、Arm和ANSYS資助。該討論集中在用Arm A7和A53處理器構建的3D集成電路的熱分析、IR-drop和PPA分析上。因為3D IC可以代表很多東西，所以Lim教授的重點是光模堆積。他用這些技術審查了來自GLOBALFOUNDRIES、英特爾(Intel)和臺積電(TSMC)等公司的幾項設計。

首先，簡單介紹一下用于這些測試用例的設計流程。Lim教授在這里采取了一種實用的方法，將商業(yè)上可用的2D IC設計工具應用于3D設計問題上。邏輯/內(nèi)存設計被分解成兩層，一層用于邏輯，另一層用于內(nèi)存。首先，內(nèi)存層被設計一個引腳分配層。然后創(chuàng)建了一個雙金屬堆棧。這允許內(nèi)存層和邏輯層通過使用硅穿孔TSV、面對面焊盤或單片層間通孔(MIV)通過密集連接進行通信。接下來，邏輯層與來自內(nèi)存層的連接一起被放置和路由，這些連接也表示在邏輯層中。

該方法的結果討論了一個Arm Cortex A7設計，包含L1, L2高速緩存和邏輯層。所有的L2和部分L1緩存被放置在內(nèi)存層，其余的設計在邏輯層實現(xiàn)。因此，緩存和邏輯之間的互連縮短了很多。類似的過程也應用于Cortex A53的設計上。

由于采用了兩層方法，這些實驗的結果占用的空間更小，而且由于路線更短，性能得到了改善。但反過來，由于更快的運行速度導致了更大的功率，更高的紅外下降和增加的溫度，

此外，他們還進行了節(jié)能實驗。本例采用LDPC糾錯電路。由于更短的電線長度和更小的電容器，這節(jié)省了39%的電能，這說明了3D設計的另一個優(yōu)點。

回到Arm的設計，下面是2D和3D之間各種實驗的熱圖，進行熱比較。

然后，Lim教授討論了用于這些分析的工具流。其中說到被廣泛用于執(zhí)行許多任務的ANSYS RedHawk，包括功率，熱和紅外落差分析。所有這些工作都是基于對跨多個溫度配置文件的每個路由段和設備的細粒度分析。下圖是流程的概述。

在演講的最后，Lim教授還討論了熱感知對集成電路設計的影響。他提出了一種溫度感知的定時閉合流，可以根據(jù)實際的溫度梯度來更新電路性能。這種方法可以產(chǎn)生在真實環(huán)境中更加有利的設計。

延伸閱讀——Ansys RedHawk

芯片封裝協(xié)同分析

在針對移動手機或服務器的電子系統(tǒng)中，處理器和存儲器等 IC 負責執(zhí)行應用程序和數(shù)據(jù)處理功能，消耗的功率最多。這些 IC 與它們的 I/O 電路之間輸入/輸出的數(shù)據(jù)量最大，并且產(chǎn)生的有害功率、熱量以及 EMI 信號也最大。

IC 消耗的功率與其電源電壓直接相關。由于閾值電壓不會一同縮放，電源和閾值電壓之間的差距縮小，從而降低了噪音容限。

隨著技術的發(fā)展，由于封裝阻抗日益增加，對降低成本和能耗的需求使芯片和封裝級別的供電網(wǎng)絡 (PDN) 設計變得復雜。這減少了電壓，對芯片而言成為有害級別。

RedHawk-CPA 支持您無縫導入封裝布局，以及針對封裝感知和精確的片上靜態(tài) IR 以及交流熱點分析考慮去耦電容和電感。

熱感知 EM

ESD 及電源/接地和信號 EM 是亞 16nm 級別最迫切需要解決的兩個可靠性問題。EM 和 ESD 分析的精確度以及覆蓋率極為重要。隨著導線中的電流增加，工作電壓會降低，EM 范圍會縮小。由于 FinFET 的使用，自熱被添加到熱問題中。在汽車等眾多應用領域，了解、分析并優(yōu)化每個 IC 設計以便實現(xiàn)正確熱行為至關重要。

RedHawk 為熱感知電源/接地和信號線 EM 驗證提供全面支持，在盡量減少誤報的同時準確分析 EM 沖突，即使是基于 FinFET 的先進設計亦可從中受益。在與 Ansys PathFinder 結合使用時，RedHawk 可以執(zhí)行 SoC 級別 ESD 完整性分析，從 ESD 事件（HBM、CDM）為所有電流通路（導線和過孔）提供連接性和互連故障檢查。RedHawk 在電源 EM、信號 EM 和 SoC ESD 簽核方面獲得芯片代工廠認證。

功能和容量

目前的片上系統(tǒng) (SoC) 擁有更大規(guī)模的整合內(nèi)容，并且采用先進的工藝技術。因此，必須考慮的設計參數(shù)的數(shù)量正在迅速增加。這為執(zhí)行分析帶來了性能瓶頸：最好的情況是要運行數(shù)天，最壞的情況是根本無法運行。

RedHawk 采用先進的分布式機器處理 (DMP) 技術，可為您提供模擬包含超10 億個實例的設計所需的大容量和高性能。DMP 擁有的簽核精確度僅可通過扁平仿真獲得。

DMP 還利用私有機器群集不斷增強的處理能力和可用存儲容量，對整個芯片的 RLC 網(wǎng)絡矩陣進行仿真，并使用完全分布式和交叉耦合的封裝模型。通過執(zhí)行全芯片扁平分析，RedHawk 能夠保持動態(tài)降壓、EM 和 ESD 的簽核精確度。

經(jīng)過硅驗證的簽核精確度

在芯片級別，對最新工藝技術的使用往往受到以下一個或多個因素的驅(qū)動：更快的性能、更大的帶寬、更高的性能功率比和更小的晶片尺寸。工藝技術越新，失敗的幾率越大，設計錯誤造成的代價也就越高。這便是簽核認證如此重要的原因。

自 2006 年以來，Ansys 工程師便在每個工藝技術方面與領先的晶圓代工廠展開緊密合作，確保 Ansys 解決方案考慮到工藝的所有新規(guī)則、參數(shù)和要求，并確保其結果與測試芯片的參考結果保持一致。

Ansys 多物理場解決方案經(jīng)過所有主要晶圓代工廠的所有進階 FinFET 流程節(jié)點的驗證，包括 TSMC 最近的 5nm 流程技術。晶圓代工廠認證包括針對自發(fā)熱、熱感應 EM 的提取、電源完整性和可靠性、信號電遷移 (信號 EM) 和熱可靠性分析以及統(tǒng)計 EM 預算 (SEB) 分析。這些嚴格的認證對于保證一次通過的硅晶至關重要。

電源噪音對時序的影響

設計中的動態(tài)壓降可能對時鐘抖動、關鍵路徑和時序產(chǎn)生影響。如今的設計擁有多個時鐘和電源域，在簽核前對時鐘樹的性能進行評估，識別并分析抖動、信號串擾和時序問題便非常重要。

RedHawk 的快速全芯片級時序影響分析可幫助您評估時鐘樹性能。此外，它還支持您對可能受抖動、信號串擾和時序問題影響的電路零部件進行識別。RedHawk 的 SPICE 精確簽核仿真可幫助您識別時鐘樹、受影響的關鍵路徑和電路時序的問題，并采取措施消除這些問題。

高級 IC 封裝的完整性與可靠性

對包括片上系統(tǒng) (SoC) 在內(nèi)的集成電路 (IC) 設計師而言，有一個持續(xù)的策略，就是通過集成化和小型化，在增加性能和帶寬的同時降低能耗和占用面積。

對于任何封裝技術，完整性、可靠性和成本都是需要優(yōu)化的三大主要因素。完整性因素涉及電源和信號噪音。可靠性涉及熱、電遷移 (EM)、靜電釋放 (ESD)、電磁干擾 (EMI) 和熱致結構應力問題。成本則涉及幾乎所有應用，尤其是消費品和物聯(lián)網(wǎng) (IoT) 設備。在每種芯片的封裝、電路板和系統(tǒng)的背景下優(yōu)化和確保芯片（晶片級別）的完整性和可靠性，這非常復雜，并且涉及多個晶片時成本只會增加。

Ansys 解決方案使您能夠確保您先進的 2.5D 或 3D-IC 封裝設計可滿足芯片、封裝和系統(tǒng)級別的完整性和可靠性要求。Ansys 解決方案符合所有先進的 3D-IC 封裝技術，包括 TSMC 最新的 CoWoS、InFO_MS 以及 SoIC 封裝技術。Ansys 針對先進封裝技術的多物理場解決方案能夠進行多模具聯(lián)合模擬和聯(lián)合分析，實現(xiàn)提取、電源和信號集成分析、電源和信號電遷移分析、熱量和熱導壓力分析。

什么是TSV封裝？

3D IC技術蓬勃發(fā)展的背后推動力來自消費市場采用越來越復雜的互連技術連接硅片和晶圓。這些晶圓包含線寬越來越窄的芯片。

為了按比例縮小半導體IC，需要在300mm的晶圓上生成更精細的線條。據(jù)市場研究機構VLSI Research預測，雖然目前大多數(shù)量產(chǎn)的IC是基于55nm或55nm以下的設計節(jié)點，但這些設計規(guī)則將縮小至38nm或更小，到2013年甚至會縮小到27nm。

硅通孔技術（Through Silicon Via， TSV）技術是一項高密度封裝技術，正在逐漸取代目前工藝比較成熟的引線鍵合技術，被認為是第四代封裝技術。TSV技術通過銅、鎢、多晶硅等導電物質(zhì)的填充，實現(xiàn)硅通孔的垂直電氣互連。硅通孔技術可以通過垂直互連減小互聯(lián)長度，減小信號延遲，降低電容/電感，實現(xiàn)芯片間的低功耗，高速通訊，增加寬帶和實現(xiàn)器件集成的小型化?；赥SV技術的3D封裝主要有以下幾個方面優(yōu)勢：

1）更好的電氣互連性能，

2）更寬的帶寬，

3）更高的互連密度，

4）更低的功耗，

5）更小的尺寸，

6）更輕的質(zhì)量。

TSV工藝主要包括深硅刻蝕形成微孔，絕緣層/阻擋層/種子層的沉積，深孔填充，化學機械拋光，減薄、pad的制備及再分布線制備等工藝技術。主要工藝包括幾個部分：

（1）通孔的形成；

（2）絕緣層、阻擋層和種子層的淀積；

（3）銅的填充（電鍍）、去除和再分布引線（RDL）電鍍；

（4）晶圓減??；

（5）晶圓／芯片對準、鍵合與切片。

TSV深孔填充技術是3D集成的關鍵技術，也是難度較大的一個環(huán)節(jié)，TSV填充效果直接關系到集成技術的可靠性和良率等問題，而高的可靠性和良率對于3D TSV 堆疊集成實用化是至關重要的。另外一個方面為在基片減薄過程中保持良好的完整性，避免裂紋擴展是TSV工藝過程中的另一個難點。

TSV技術本質(zhì)上并不是一種封裝技術方案，而只是一種重要的工具，它允許半導體裸片和晶圓以較高的密度互連在一起?；谶@個原因，TSV在大型IC封裝領域中是一個重要的步驟。但TSV不是推動3D封裝技術進步的唯一方法。它們僅代表眾多材料、工藝和封裝開發(fā)的一個部分。

未來的3D堆?？赡馨幚砥?、存儲器、邏輯和模擬及RF電路，所有這些都通過TVS互連。流體通過MEMS微通道實現(xiàn)冷卻。