搜索歷史

清空
搜索熱詞
      0
      • 聊天消息
      • 系統(tǒng)消息
      • 評論與回復
      VIP于 到期 續(xù)費
      登錄后你可以
      • 下載海量資料
      • 學習在線課程
      • 觀看技術(shù)視頻
      • 寫文章/發(fā)帖/加入社區(qū)
      會員中心
      創(chuàng)作中心
      發(fā)布
      創(chuàng)作活動

      完善資料讓更多小伙伴認識你，還能領(lǐng)取20積分哦，立即完善>

      3天內(nèi)不再提示

      怎樣通過設(shè)置clock group來確認各個時鐘之間的關(guān)系？

      冬至子 ? 來源：數(shù)字后端IC芯片設(shè)計 ? 作者：Tao濤 ? 2023-07-03 14:37 ? 次閱讀

      今天我們要介紹的時序分析基本概念是 clock group，簡稱時鐘組。 定義完時鐘后，我們也需要通過設(shè)置clock group來確認各個時鐘之間的關(guān)系。

      工具不會對處于不同clock group的時鐘檢查時序。這是很重要的一步，因為通常我們還需要做cross domain check， 如果clock group設(shè)錯了， 會導致整個STA檢查錯誤。一般有三種類型的clock group屬性選擇：

      asynchronous

      physically_exclusive

      logically_exclusive

      asynchronous代表兩個異步的clock group，工具會做正常的SI分析。

      logically_exclusive代表兩個clock group在邏輯上相互排斥，比如兩個clock經(jīng)過MUX選擇器。工具分析SI時，采用 infinite window（信號全部翻轉(zhuǎn)），而不是看具體的timing window，較為悲觀。

      physically_exclusive代表兩個clock group在物理意義上相互排斥，比如在一個source pin上定義了兩個時鐘。這時候，工具會禁止分析SI。

      一個簡單的例子：

      圖片

      set_clock_group -name groupA -physically_exclusive \\

      -group "CLK1A" -group "CLK1B"

      set_clock_group -name groupB -logically_exclusive \\

      -group "CLK1A CLK1B CLK3" -group "CLK2" -group "CLK4"

      圖片

      set_clock_group -name aysnc_group -asynchronous \\

      -group CLK1 -group CLK2

      聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請聯(lián)系本站處理。 舉報投訴
      • 時鐘
        +關(guān)注

        關(guān)注

        10

        文章

        1677

        瀏覽量

        130982
      • 時序分析
        +關(guān)注

        關(guān)注

        2

        文章

        127

        瀏覽量

        22529
      • Mux
        Mux
        +關(guān)注

        關(guān)注

        0

        文章

        38

        瀏覽量

        23309
      • 選擇器
        +關(guān)注

        關(guān)注

        0

        文章

        106

        瀏覽量

        14469
      • CLK
        CLK
        +關(guān)注

        關(guān)注

        0

        文章

        125

        瀏覽量

        17042
      收藏 人收藏

        評論

        相關(guān)推薦

        電源管理之clock驅(qū)動構(gòu)架設(shè)計解決方案

        Clock 時鐘就是 SoC 中的脈搏，由它來控制各個部件按各自的節(jié)奏跳動。比如，CPU主頻設(shè)置，串口的波特率
        發(fā)表于 11-29 09:53 ?625次閱讀
        電源管理之<b class='flag-5'>clock</b>驅(qū)動構(gòu)架設(shè)計解決方案

        在PSoC4000的UART Bootloader中不能將引導加載程序時鐘資源設(shè)置為extCLK嗎？

        啟動。 我們已確認，如果引導加載程序時鐘資源為 IMO，則固件更新 CAN 成功完成。 &lt; Bootloader project clock settings : IMO
        發(fā)表于 01-22 06:52

        時序約束之時鐘組約束

        vivado默認計算所有時鐘之間的路徑，通過set_clock_groups命令可禁止在所標識的時鐘組之
        發(fā)表于 09-21 12:40

        請問ad9361各個時鐘關(guān)系是什么？

        tx frequency rx frequency 和BBPLL 是三個獨立的東西嗎？ADC clockdac clock和tx freqrx freqBBPLL 是什么關(guān)系？端口上的DATA_CLK和tx freqrx freqBBPLL 是什么
        發(fā)表于 09-26 17:44

        過孔直徑和線寬有什么關(guān)系？它們之間的關(guān)系是怎么設(shè)置的？

        過孔的直徑一定要和線寬一樣大小么? 比如過孔直徑是0.3mm，那么我通過這個過孔的導線也應(yīng)該設(shè)置成0.3mm?還是說這兩者的關(guān)系是獨立的，比如我孔徑設(shè)置成0.3mm.過這個孔的線
        發(fā)表于 04-03 06:24

        如何在同一PLL的輸出之間建立固定的關(guān)系？

        如何在同一PLL的輸出之間建立固定的關(guān)系？我無法理解每個電源周期的時鐘關(guān)系是不同的。PS：我有200mhz的時鐘輸入。我正在生成280mhz，40mhz和80mhz的
        發(fā)表于 07-12 07:24

        I / O和時鐘區(qū)域之間是什么關(guān)系

        你好，我是新的virtex 4設(shè)計師。有人可以告訴I / O和時鐘區(qū)域之間的關(guān)系。這可能是一個時鐘能夠i / o驅(qū)動多個BUFIO和更進一步的BUFR？提前致謝。求愛
        發(fā)表于 06-03 07:22

        輸入時鐘和采樣率之間有什么關(guān)系？

        評估板的頻率是多少？輸入時鐘和采樣率之間有什么關(guān)系？我最初的想法是使用與FPGA（200Mhz）相同的差分時鐘來驅(qū)動ADC，但由于高抖動，似
        發(fā)表于 06-17 09:21

        STM32微控制器的時鐘樹和STM32CubeMX Clock Configuration的配置關(guān)系是什么？

        STM32微控制器的時鐘樹和STM32CubeMX Clock Configuration的配置關(guān)系是什么？
        發(fā)表于 02-14 07:12

        Vivado時鐘分組約束的三類應(yīng)用

        在Vivado中通過set_clock_groups來約束不同的時鐘組，它有三個選項分別是-asynchronous，-logically_exclusive
        發(fā)表于 02-08 08:39 ?1058次閱讀
        Vivado<b class='flag-5'>時鐘</b>分組約束的三類應(yīng)用

        邊緣計算與云計算之間是怎樣的關(guān)系？

        然而，在飛速發(fā)展的背后，許多企業(yè)與組織仍對邊緣計算存有諸多疑問，邊緣計算與云計算之間是怎樣的關(guān)系？邊緣計算為何在近幾年間“突飛猛進”？邊緣數(shù)據(jù)的增長又將給企業(yè)帶來怎樣的機遇和挑戰(zhàn)？本文
        的頭像 發(fā)表于 09-10 13:58 ?5243次閱讀

        機械周期、時鐘周期、脈沖、晶振頻率之間的關(guān)系

        機械周期、時鐘周期、脈沖、晶振頻率之間的關(guān)系晶振頻率與脈沖的關(guān)系時鐘周期與脈沖的關(guān)系機械周期與
        發(fā)表于 01-13 10:45 ?10次下載
        機械周期、<b class='flag-5'>時鐘</b>周期、脈沖、晶振頻率<b class='flag-5'>之間</b>的<b class='flag-5'>關(guān)系</b>

        RQS_CLOCK-12時鐘設(shè)置建議

        在本篇博文中，我們來聊聊“RQS_CLOCK-12”時鐘設(shè)置建議以及它如何幫助達成時序收斂。
        的頭像 發(fā)表于 07-26 09:53 ?638次閱讀
        RQS_<b class='flag-5'>CLOCK</b>-12<b class='flag-5'>時鐘</b><b class='flag-5'>設(shè)置</b>建議

        時鐘子系統(tǒng)中clock驅(qū)動實例

        都要早期，因此clock驅(qū)動是在內(nèi)核中進行實現(xiàn)。 在內(nèi)核的 drivers/clk 目錄下，可以看到各個芯片廠商對各自芯片clock驅(qū)動的實現(xiàn)： 下面以一個簡單的時鐘樹，舉例說明一個
        的頭像 發(fā)表于 09-27 14:39 ?644次閱讀
        <b class='flag-5'>時鐘</b>子系統(tǒng)中<b class='flag-5'>clock</b>驅(qū)動實例

        運放的同相輸入端和反相輸入端之間的電阻怎樣設(shè)置？

        運放的同相輸入端和反相輸入端之間的電阻怎樣設(shè)置？需要遵守什么原則？以及反饋部分的電阻？ 運放的同相輸入端和反相輸入端之間的電阻設(shè)置是一個非常
        的頭像 發(fā)表于 10-26 17:30 ?3772次閱讀