半導(dǎo)體行業(yè)之ICT技術(shù)簡介

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2000?2010年CMOS工藝流程

有兩個(gè)因素影響CMOS集成電路的速度，即柵延遲和互連延遲。柵延遲是指MOSFET開關(guān)的時(shí)間;互連延遲由芯片設(shè)計(jì)、工藝技術(shù)，以及互連的導(dǎo)體和電介質(zhì)材料決定。

柵延遲由兩個(gè)因素決定:積累足夠的電荷開啟MOS晶體管的時(shí)間，以及載流子（NMOS的電子和PMOS的空穴）通過柵極下面源/漏之間的溝道所需的時(shí)間。

金屬-氧化物-半導(dǎo)體（MOS）MOSFET也形成了一個(gè)電容，其中柵極作為一個(gè)電極，半導(dǎo)體襯底作為另一個(gè)電極，柵氧化層位于中間作為絕緣層。

MOS電容應(yīng)足夠大，以至于當(dāng)柵極電壓超過閾值電壓（片）時(shí),在柵極下源/漏之間獲得足夠的載流子形成溝道，這就是MOSFET的開啟。降低柵極電容可以減少形成溝道的時(shí)間并提高開關(guān)速度。

但是，如果電容過低，MOSFET將變得不穩(wěn)定，因?yàn)橹T如背景輻射等小的噪聲就可以打開或關(guān)閉晶體管，并導(dǎo)致第8章所描述的軟誤差。

MOSFET源/漏電極之間的距離稱為溝道長度，載流子需要通過溝道傳導(dǎo)電流。減小柵極寬度可以降低載流子通過溝道的時(shí)間并提高器件的速度。

然而，這樣也降低了柵極電容并可能導(dǎo)致器件的可靠性問題，因?yàn)镸OS電容已經(jīng)盡可能設(shè)計(jì)成最低的水平。為了進(jìn)一步提高IC芯片的速度,具有高阻抗的襯底繼續(xù)縮小特征尺寸。

絕緣體上硅（SOI）是一種候選，這種材料將硅表面的有源區(qū)和硅襯底隔開，因此幾乎完全消除了輻射誘發(fā)的溝道軟誤差。

同時(shí)使用SOI和STI技術(shù)可以完全地隔離鄰近的微電子器件，防止它們之間產(chǎn)生相互干擾，從而可以使芯片設(shè)計(jì)者增加IC芯片上晶體管的數(shù)量以提高封裝密度。

SOI襯底上制成的集成電路芯片可以用于高輻射環(huán)境，如航天飛機(jī)、火箭和科研。另一種方法是使用體硅晶圓的應(yīng)變硅溝道技術(shù)。

互連導(dǎo)線的電阻和它們之間的寄生電容決定了互連延遲或RC延遲。為了減少RC延遲,使用低電阻率的金屬和低介電常數(shù)（低脂的電介質(zhì)作為互連材料。銅的電阻率比鋁銅合金低,

因此使用銅代替鋁銅合金可降低功耗并提高芯片速度。傳統(tǒng)的鋁銅合金互連需要一次介質(zhì)刻蝕和一次金屬刻蝕，然而銅互連通常采用所謂的雙鑲嵌工藝過程，需要兩次介質(zhì)刻蝕，但不需要金屬刻蝕。

這種工藝使用金屬CMP代替金屬刻蝕形成互連線，這是銅互連和鋁銅合金互連之間的主要區(qū)別。銅互連的主要挑戰(zhàn)是電介質(zhì)刻蝕、金屬沉積和金屬CMP。

一些低k電介質(zhì)材料的開發(fā)使用兩種方法:CVD和自旋電介質(zhì)(S0D)?；贑VD低電介質(zhì)SiCOH的優(yōu)點(diǎn)是技術(shù)成熟。

SOD一個(gè)重要的優(yōu)點(diǎn)是對如多孔二氧化硅低介電常數(shù)(k<2)的材料具有延展性。

SOD在芯片封裝過程中的可靠性問題最終決定了CVDSiCOH成為先進(jìn)集成電路芯片大規(guī)模生產(chǎn)中的低k電介質(zhì)材料。

審核編輯：劉清