RTL設(shè)計(jì)規(guī)范有哪些？一個(gè)RTL用例設(shè)計(jì)介紹

1、D觸發(fā)器及代碼

D觸發(fā)器結(jié)構(gòu)如下圖所示，先有時(shí)鐘上升沿，然后才有D的值賦給Q，沒有上升沿Q值保持不變，時(shí)序邏輯在時(shí)鐘上升沿/下降沿后才變化

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2、硬件設(shè)計(jì)思維

如下圖所示，一個(gè)always對(duì)應(yīng)一個(gè)D觸發(fā)器，一個(gè)信號(hào)，always，模塊就是一個(gè)元器件

如下圖所示，一個(gè)信號(hào)不能在多個(gè)always中設(shè)計(jì)，一個(gè)信號(hào)在一個(gè)always

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如下圖對(duì)比，左邊為軟件思維描述過程，右邊是硬件思維是描述功能，

硬件設(shè)計(jì)思路應(yīng)逐個(gè)定義好每個(gè)信號(hào)/元器件的功能，然后連接，根據(jù)每個(gè)信號(hào)的功能畫波形，來實(shí)現(xiàn)最終目標(biāo)

3、一個(gè)RTL用例設(shè)計(jì)

計(jì)數(shù)器用例，要求：當(dāng)收到en后，dout產(chǎn)生一個(gè)寬度為10個(gè)時(shí)鐘周期的高電平脈沖，信號(hào)示意如下，這是一個(gè)計(jì)數(shù)器用例，硬件設(shè)計(jì)步驟分解如下

第一步明確功能，確定信號(hào)真值表。

第二步畫出功能波形，通過Timegen繪制如下信號(hào)波形，詳細(xì)用法可閱讀軟件---TimeGen安裝與使用，本用例所有信號(hào)都是在時(shí)鐘上升沿過后進(jìn)行判斷的，下圖en是在clk第三個(gè)上升沿時(shí)完成判斷，記住先有時(shí)鐘再有信號(hào)。

第三步明確計(jì)數(shù)器結(jié)構(gòu)，本設(shè)計(jì)計(jì)數(shù)器默認(rèn)都是從0開始計(jì)數(shù)

第四步明確計(jì)數(shù)器結(jié)構(gòu)，確定設(shè)計(jì)中的加一及結(jié)束條件，代碼如下，下面代碼可作為計(jì)數(shù)器代碼通用模板

第五步定義特殊點(diǎn)，編寫輸出信號(hào)變化情況，如下代碼

第六步完整性檢查

第七步編寫計(jì)數(shù)器代碼，見上述計(jì)數(shù)器代碼

第八步功能代碼，見上述輸出信號(hào)dout代碼，補(bǔ)全其它代碼

總結(jié)設(shè)計(jì)，規(guī)范硬件設(shè)計(jì)思路，第一步-->第二步......，按照步驟實(shí)現(xiàn)，檢查設(shè)計(jì)過程。本設(shè)計(jì)中首先畫出信號(hào)波形，接著確定計(jì)數(shù)器結(jié)構(gòu)，接著確定計(jì)數(shù)器加一與結(jié)束條件，接著確定輸出信號(hào)變低，變高時(shí)間點(diǎn)及條件，最后寫計(jì)數(shù)器代碼，輸出信號(hào)代碼，接口定義。接下來會(huì)繼續(xù)介紹Verilog設(shè)計(jì)規(guī)范及對(duì)應(yīng)用例。

審核編輯：劉清