verilog-2005和systemverilog-2017標(biāo)準(zhǔn)規(guī)范

作為邏輯工程師，在FPGA和數(shù)字IC開(kāi)發(fā)和設(shè)計(jì)中，一般采用verilog，VHDL或SystemVerilog等作為硬件描述語(yǔ)言進(jìn)行工程設(shè)計(jì)，將一張白板描繪出萬(wàn)里江山圖景。

工程師在利用硬件描述語(yǔ)言進(jìn)行數(shù)字電路設(shè)計(jì)時(shí)，需要遵守編譯器支持的Verilog,VHDL或systemverilog標(biāo)準(zhǔn)規(guī)范，并形成良好的RTL設(shè)計(jì)風(fēng)格。

本文簡(jiǎn)要介紹verilog-2005和systemverilog-2017標(biāo)準(zhǔn)，在應(yīng)用過(guò)程中，可根據(jù)自己擅長(zhǎng)的語(yǔ)言進(jìn)行設(shè)計(jì)。

一、verilog-2005標(biāo)準(zhǔn)

首先我們來(lái)看verilog-2005標(biāo)準(zhǔn)。

Verilog硬件描述語(yǔ)言(HDL)在本標(biāo)準(zhǔn)中定義。Verilog HDL是一種正式的符號(hào)，旨在用于電子系統(tǒng)創(chuàng)建的所有階段。因?yàn)樗菣C(jī)器可讀和人類可讀的，所以它支持硬件設(shè)計(jì)的開(kāi)發(fā)、驗(yàn)證、綜合和測(cè)試;硬件設(shè)計(jì)數(shù)據(jù)的通信;以及硬件的維護(hù)、改裝和采購(gòu)。本標(biāo)準(zhǔn)的主要受眾是支持該語(yǔ)言的工具的實(shí)現(xiàn)者和該語(yǔ)言的高級(jí)用戶。

Verilog硬件描述語(yǔ)言(HDL)在1995年作為IEEE標(biāo)準(zhǔn)1364- 1995成為IEEE標(biāo)準(zhǔn)。它被設(shè)計(jì)成簡(jiǎn)單、直觀和有效的，在多個(gè)抽象層次上采用標(biāo)準(zhǔn)文本格式，適用于各種設(shè)計(jì)工具，包括驗(yàn)證模擬、定時(shí)分析、測(cè)試分析和綜合。正是由于這些豐富的功能，Verilog已被公認(rèn)為集成電路(IC)設(shè)計(jì)人員的首選語(yǔ)言。

Verilog包含一組豐富的內(nèi)置原語(yǔ)，包括邏輯門(mén)、用戶可定義原語(yǔ)、開(kāi)關(guān)和有線邏輯。它還具有設(shè)備引腳到引腳的延遲和定時(shí)檢查。抽象層次的混合本質(zhì)上是由兩種數(shù)據(jù)類型的語(yǔ)義提供的:網(wǎng)絡(luò)和變量。連續(xù)賦值提供了基本的結(jié)構(gòu)結(jié)構(gòu)，其中變量和網(wǎng)的表達(dá)式可以連續(xù)地將值驅(qū)動(dòng)到網(wǎng)上。程序賦值提供了基本的行為結(jié)構(gòu)，其中涉及變量和凈值的計(jì)算結(jié)果可以存儲(chǔ)到變量中。設(shè)計(jì)由一組模塊組成，每個(gè)模塊都有一個(gè)輸入/輸出(I/O)接口，以及對(duì)其功能的描述，可以是結(jié)構(gòu)的、行為的，也可以是混合的。這些模塊形成一個(gè)層次結(jié)構(gòu)，并通過(guò)網(wǎng)絡(luò)相互連接。

隨著IEEE Std 1364-2001的完成，在更大的Verilog社區(qū)中繼續(xù)進(jìn)行工作，以確定該語(yǔ)言的突出問(wèn)題以及可能增強(qiáng)的想法。當(dāng)Accellera在2001年開(kāi)始標(biāo)準(zhǔn)化SystemVerilog時(shí)，發(fā)現(xiàn)了可能導(dǎo)致Verilog 1364與SystemVerilog不兼容的其他問(wèn)題。IEEE P1364工作組是作為SystemVerilog P1800工作組的一個(gè)小組委員會(huì)成立的，以幫助確保這些問(wèn)題的一致解決。這項(xiàng)合作工作的結(jié)果是這個(gè)標(biāo)準(zhǔn)，IEEE標(biāo)準(zhǔn)1364-2005。

VerilogHDL語(yǔ)言的關(guān)鍵字列表：

VerilogHDL語(yǔ)言的系統(tǒng)Task和Function列表：

更多詳細(xì)說(shuō)明，參閱IEEE Std Verilog HDL。

二、SystemVerilog-2017

本標(biāo)準(zhǔn)為IEEE 1800SystemVerilog語(yǔ)言提供了語(yǔ)言語(yǔ)法和語(yǔ)義的定義，這是一種統(tǒng)一的硬件設(shè)計(jì)，規(guī)范和驗(yàn)證語(yǔ)言。該標(biāo)準(zhǔn)包括對(duì)行為、寄存器傳輸級(jí)(RTL)和門(mén)級(jí)硬件描述的支持;Testbench、覆蓋、斷言、面向?qū)ο蠛图s束隨機(jī)結(jié)構(gòu);并且還為外國(guó)編程語(yǔ)言提供應(yīng)用程序編程接口(API)。

SystemVerilog語(yǔ)言既可以用于設(shè)計(jì)，也可以用于驗(yàn)證，在FPGA、IC中占有重要地位。相對(duì)于VerilogHDL，提供了更豐富的設(shè)計(jì)和驗(yàn)證規(guī)范，SystemVerilog改進(jìn)了Verilog代碼的生產(chǎn)率、可讀性以及可重用性。

SystemVerilog語(yǔ)言的關(guān)鍵字列表：

更多詳細(xì)說(shuō)明，參閱IEEE Std SystemVerilog。

IEEE官網(wǎng)Verilog HDL標(biāo)準(zhǔn)：1364-2005 - IEEE Standard for Verilog Hardware Description Language | IEEE Standard | IEEE Xplore

IEEE官網(wǎng)SystemVerilog標(biāo)準(zhǔn)：1800-2017 - IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language | IEEE Standard | IEEE Xplore

審核編輯：湯梓紅