一種基于逐次逼近的壓阻式加速度計低功耗CMOS接口電路

本文提出了一種基于逐次逼近的壓阻式加速度計低功耗CMOS接口電路。該接口電路包括放大器、累加器、比較器、雙向可逆計數(shù)器、鎖存器、啟動控制邏輯和D/A轉(zhuǎn)換器。該電路通過電流傳感結(jié)構(gòu)檢測壓電電阻的變化，并使用一個簡單的一階delta-sigma調(diào)制器將產(chǎn)生的輸入電流轉(zhuǎn)換為輸出數(shù)字位流。

仿真結(jié)果表明，該電路在單電源3.3 V運行的情況下，可以達(dá)到60 dB的信噪比，非線性誤差小于0.25%。該電路適用于單片機(jī)CMOS智能傳感器。

接口電路結(jié)構(gòu)

接口電路總框架如下：

它通過二階逐次逼近校準(zhǔn)傳感器的零點偏移。整個電路由放大器、累加器、比較器、雙向可逆計數(shù)器、鎖存器、啟動控制邏輯和D/A開關(guān)組成。當(dāng)電路處于初始狀態(tài)時，輸入差分信號，放大的零漂移電壓與D/A開關(guān)的輸出校正電壓輸入到累加器。因為D/A開關(guān)在這里作為反饋網(wǎng)絡(luò)，其輸出極性與儀表放大器的輸出極性相反，將二者相加可以消除零點漂移。

雙向計數(shù)器根據(jù)比較器的輸出結(jié)果進(jìn)行加減運算。從而相應(yīng)地增加或減少雙向計數(shù)器的八位數(shù)輸出轉(zhuǎn)換而來的電壓。通過重復(fù)上述過程，累加器的輸出電壓將逐漸接近電路的中心電壓。然后啟動控制邏輯單元，使鎖存器保持當(dāng)前數(shù)字信號，完成零點漂移校正。

電路啟動后，八位雙向可逆計數(shù)器處于原始狀態(tài)，輸出為00000000。這個輸出被發(fā)送到D/A開關(guān)后的鎖存器。D/A開關(guān)VREF的參考電壓為1.65 V。儀表放大器和D/A開關(guān)的輸出電壓相減。得到的值與電路的中心電壓同時輸入比較器進(jìn)行比較。

如果輸出電壓較大，比較器輸出為1，雙向計數(shù)器為減法模式，輸出為11111110;如果中心電壓較大，比較器的輸出為0，雙向計數(shù)器為加法模式，輸出為00000001;計數(shù)器的數(shù)字輸出在鎖存器后發(fā)送到D/A開關(guān)。如果累加器的輸出電壓高于中心電壓，計數(shù)器再減1，輸出11111101;否則輸出00000010。通過反復(fù)使用這種方法，逐步達(dá)到消除零點漂移的目的。

校正精度定義如下：

為了提高校正精度，我們需要提高D/A轉(zhuǎn)換器的比特數(shù)，降低加法器的電壓反饋增益。

如果將8位D/A轉(zhuǎn)換器輸出作為反饋輸出，其最大輸出范圍為0.5 ~ 1.5 VREF，則檢測信號增益為25，儀表放大器最大輸出偏移量為1 V，則D/A轉(zhuǎn)換器輸出反饋增益應(yīng)大于30.3。假設(shè)D/A變換器輸出反饋增益為30.3，理論校正精度為215 mV。為了實現(xiàn)系統(tǒng)的增益和最佳的校正效果，需要對一次電路進(jìn)行校正和放大，因此需要設(shè)計第二階段的偏移校正電路。

第二階偏置校正電路與第一階電路拓?fù)湎嗤?，使?0位D/ a轉(zhuǎn)換器和計數(shù)器。假設(shè)加法器的檢測信號增益與第一階輸出偏移210 mV，則第二階D/A轉(zhuǎn)換器反饋增益應(yīng)大于2.6。假設(shè)反饋增益為2.66，理論上的零偏移校正精度可以達(dá)到4.3 mV。

假設(shè)儀表放大器增益為2，工作電壓為3.3 V，一級電路增益為25，二級電路增益為10，輸入偏置為500 mV。壓阻式微加速度計接口電路的瞬態(tài)仿真結(jié)果如下圖所示。

可以看出，儀表放大器輸出電壓為0.65091 V，零偏移量為0.99909 V。通過第一階段偏移校正電路，偏移量從500mv下降到143.5 mV。通過第二電路的偏移量減小1.9 mV，實現(xiàn)了傳感器的零偏移校正。

仿真得到的校正精度與理論計算結(jié)果不完全一致。其原因是D/A轉(zhuǎn)換器的微分非線性(DNL)。仿真結(jié)果的理論精度誤差為0.370，小于DNL/LSB = 0.704，仿真結(jié)果滿足設(shè)計要求。

主電路模塊設(shè)計與仿真結(jié)果

1、運算放大器的設(shè)計與仿真

運算放大器在系統(tǒng)性能中起著重要的作用。由于電橋結(jié)構(gòu)傳感器的放大幅度較大，對放大器的噪聲限制好、低偏置電壓是理想的。為了保證系統(tǒng)的線性，運算放大器必須有足夠高的增益。此外，還需要考慮集成系統(tǒng)的總功耗。帶電容-乘法器頻率補(bǔ)償?shù)娜夁\算放大器滿足上述要求。它可以有效地避免典型的兩級運算放大器的低直流增益和高功耗，帶電容-乘法器頻率補(bǔ)償?shù)娜夁\算放大器的原理圖如下所示。

運算放大器的仿真結(jié)果表明,當(dāng)負(fù)載電容是10 pF時,開環(huán)增益是120分貝,單位增益帶寬為1.699 MHz,補(bǔ)償電壓是0.3 mV,回轉(zhuǎn)率是1.625 V /μs。電源電壓3.3 V,電流只有100μA。

2、啟動控制邏輯單元的設(shè)計與仿真

電路在運行過程中逐漸接近系統(tǒng)零點，對零點偏移量進(jìn)行校正。接近零后，輸出波形以方波抖動作為計數(shù)器的最低頻率，最大值與最大值為比較器偏置電壓的兩倍。為了降低系統(tǒng)的功耗，在完全完成逐次逼近后，關(guān)閉僅用于重置系統(tǒng)的比較器、計數(shù)器和D/A開關(guān)。啟動控制邏輯器后，電容C1開始充電。當(dāng)延遲結(jié)束時，電壓電平反轉(zhuǎn)。對施密特觸發(fā)器進(jìn)行防震處理后，輸出控制級Vcrl?？刂齐娖椒D(zhuǎn)后，電路觸發(fā)鎖存器鎖存輸出，切斷計數(shù)器和比較器的電源，降低系統(tǒng)的功耗。

啟動控制邏輯電路仿真結(jié)果如下。延遲時間可以通過調(diào)整R1、C1的s值來改變。由于輸入偏移量無法確定，所以延時時間應(yīng)大于一個完整的計數(shù)周期。第二階段校正電路的延時時間應(yīng)大于第一階段校正電路控制邏輯電路的延時時間，但時間差應(yīng)大于第二階段校正電路的計算器完成一個完整計數(shù)周期的時間。

3、D/A開關(guān)的設(shè)計與仿真

D/A變換器不僅將雙向計數(shù)器的結(jié)果轉(zhuǎn)換為相應(yīng)的電壓輸出，而且在鎖存器關(guān)閉的對應(yīng)計數(shù)器處保持電壓恒定。由于電容式D/A變換器存在基片泄漏等因素，導(dǎo)致輸出電壓長期保持不變，需要使用電阻型或晶體管電流源來實現(xiàn)。與傳統(tǒng)電阻型D/A變換器相比，采用鎖存器的R-2R梯形電阻網(wǎng)絡(luò)結(jié)構(gòu)，節(jié)省了大量空間，易于實現(xiàn)。下圖為具有R-2R梯形電阻網(wǎng)絡(luò)結(jié)構(gòu)的D/A變換器。

8位D/A轉(zhuǎn)換器的仿真結(jié)果如下圖所示。輸出范圍為0.8467~2.4752 V，對應(yīng)最小比特數(shù)的電壓變化為LSB = VREF/2N = 1.65/256 = 6.4453 mV，微分非線性為+DNL = 0.704 LSB, DNL = 0.252 LSB。DNL是D/A變換器中理想值與最大值之間的輸出電平差，影響校正精度。

4、雙向可逆計數(shù)器設(shè)計與仿真

同步可逆二進(jìn)制計數(shù)器結(jié)構(gòu)如圖6所示。當(dāng)控制信號X為1時，F(xiàn)F1FF8中的J和K分別與下觸發(fā)器的Q端相連進(jìn)行加法計數(shù);當(dāng)控制信號X為0時，F(xiàn)F1FF8中的J和K分別與下觸發(fā)器的Q端相連進(jìn)行減法計數(shù)，實現(xiàn)可逆計數(shù)功能。

下圖顯示了計數(shù)器輸出從11111111更改為00000000。當(dāng)計數(shù)器輸入較低時，時鐘頻率為21.74 kHz。

5、比較器的設(shè)計與仿真

過零比較器電路如下圖所示。比較器采用二級開環(huán)結(jié)構(gòu)，采用推挽逆變器提高了擺頻，但增加了輸出延遲。

開環(huán)瞬態(tài)響應(yīng)和100 pF負(fù)載電容比較器的幅頻特性如圖12 所示。比較器年代傳播延遲是358 ns,轉(zhuǎn)換速度是+ 3.6 V /μs和5.15 V /μs,補(bǔ)償電壓約為15μV,開環(huán)增益為88.793 dB,其準(zhǔn)確性為：