先進封裝形式及其在三維閃存封裝中的可能應用

先進封裝形式及其在三維閃存封裝中的可能應用

SiP

SiP 是將不同功能的芯片(例如存儲器、處理器無源器件等)封裝在同一個塑封體中,以此來實現(xiàn)一個完整功能的封裝形式4.具有高集成、低功耗、良好的抗機械和化學腐蝕的能力以及高可靠性等優(yōu)點如圖 4 所示。

對照此概念,目前 3D NAND 應用中的Managed NAND(eMMC,UFS 等),eMCP 產(chǎn)品較類似且已廣泛應用,即將堆疊的 NAND 芯片、倒裝或金線連接的 Control芯片、以及電容電阻互連在一個封裝體中,實現(xiàn)系統(tǒng)集成,同時根據(jù)產(chǎn)品需求的不同增加芯片的數(shù)量和種類,以此實現(xiàn)異構(gòu)、異質(zhì)集成咸少封裝體積.降低系統(tǒng)成本。

圖 4 SiP 封裝結(jié)構(gòu)圖

Fan-in/Fan-out

Fan-in 封裝是在晶圓上布 RDL,并植球，直接切制后形成單顆芯片。這種形式得到的單顆封裝體的尺寸幾乎與芯片的尺寸相同，且可以多晶圓同時加工,提高封裝的作業(yè)效率。

但也因其 IO 局限在單顆芯片尺寸范圍內(nèi),導致 I/0 數(shù)量被極大限制住，所以應用一般僅限在小型電子器件，并且不需要較多IO 需求的產(chǎn)品上。Fan-out 封裝技術(shù)屬于晶圓重構(gòu)技術(shù)，將晶圓切制成單顆芯片后，重新布置在載體上,然后進行塑封、RDL、植球、切制日,從而得到面積大于芯片面積的封裝體。

這樣可以靈活把控 I/O 的間距及數(shù)量不受芯片尺寸的限制。Fan-out 工藝也可分為芯片先上(Die First)和芯片后上(Die Last)兩種.相對于芯片先上.芯片后上具有塑封翹曲小和成品率高等優(yōu)點,但是制造工藝相對復雜。

當前，市面上的三維閃存芯片封裝的主流還是將芯片通過直接貼裝在封裝基板的表面上，然后采用金屬線鍵合工藝實現(xiàn)芯片焊盤與基板電性能連接。

基板作為芯片封裝的核心材料之一,其成本占據(jù)整個封裝材料成本的 30%-50%;并且為了應對產(chǎn)品朝著輕薄小的方向發(fā)展，基板中的設計會越來越復雜，而且層數(shù)也會隨之增加,導致基板的厚度增加.影響了總體的封裝厚度，還致使基板的價格進一步提高。在線寬線徑方面,15/15 u m(mSAP 工藝)已經(jīng)是接近極限,想再進一步下探需要更換制作工藝，同時會帶來成本或其他負面效果，并且也很難低于5um.單層的 P 厚度最薄也只能接近 15um。

RDI工藝是晶圓制造端較成熟的工藝，可 以達到1.5/1.5 u m 的線寬線距:在厚度方面，單層的 RDI厚度可以控制在 5~20 um 的范圍之內(nèi)，也是低于基板的厚度。

如將 Fan-out 應用在三維閃存芯片封裝上,可起到提升信號速度,減少封裝體厚度的作用。本文設想的結(jié)構(gòu)如圖 5 所示，將 NAND 芯片層錯開堆疊(露出焊盤區(qū)).然后利用金屬導電結(jié)構(gòu)代替 WB 打線與外界信號連接,塑封后制作重新布線層和凸塊以此實現(xiàn)內(nèi)外的導通結(jié)構(gòu)。

該結(jié)構(gòu)的主要難點在于連接的問題，本文針對該難點采用激光打孔和做金屬柱兩種方法，激光打孔是需要在塑封體上進行鉆孔,使孔底落在芯片焊盤上,然后再深孔內(nèi)形成導電結(jié)構(gòu),從而連接 RDL 層實現(xiàn)電信號傳輸;金屬柱則是先在芯片 Pad 上形成金屬結(jié)構(gòu),然后進行塑封，然后打磨塑封體露出金屬柱.實現(xiàn)與 RDL 層連接。

圖 5 扇出型封裝體的剖面結(jié)構(gòu)示意圖

2.5D/Chiplet

Chiplet 的封裝被視為延續(xù)摩爾定律的新法寶，是將原 SoC 大尺寸的設計分散在較小的芯片上將多個芯片通過先進封裝技術(shù)重新組合在一個 Si中介板上,形成一種“SiP”封裝形式,以此來滿足產(chǎn)品的需求。

應用 Chiplet 的優(yōu)勢首先在于利用 Si 中介板代替基板.將 NAND 芯片、DRAM芯片Lgic 芯片和 Control 芯片等異質(zhì)芯片集成在 Si 中介板上是可以有效地解決熱效應導致的異質(zhì)芯片與基板之間熱膨脹系數(shù)不匹配的問題,二是由于 Si 中介板采用的 TSV 技術(shù)，可以有效縮短電性傳輸路徑,從而提高其傳輸?shù)乃俣?其次,Si 中介板的電路設計是可以根據(jù)異質(zhì)芯片的不同需求而采取不同的工藝節(jié)點，這正好符合處理器、DRAM、NAND 的不同工藝現(xiàn)狀,從而增加工藝的靈活性,縮短產(chǎn)品更新周期。

本文設想的結(jié)構(gòu)如圖 6 所示,結(jié)合 Chiplet 技術(shù)在 NAND 中的應用,可采用前文提到的 TSV 技術(shù)將DRAM 芯片和 Logic 芯片垂直堆疊連接成 HBM 結(jié)構(gòu)，然后通過 Si interoser 與外界基板實現(xiàn)連接;單個的 Logic 芯片以倒裝(FC)的形式與 Si interposer實現(xiàn)連接，并通過內(nèi)部布線實現(xiàn)與 HBM 的電信連接:NAND 芯片和 Control 芯片垂直堆疊并通過 Siinterposer 實現(xiàn)與內(nèi)部的 Logic 芯片和外部的基板工連;通過 Si interposer 實現(xiàn)系統(tǒng)內(nèi)互連，達到高度集成的目的。

該結(jié)構(gòu)的難點在于產(chǎn)品還存在散熱等問題，目前，市面上還沒有發(fā)現(xiàn)規(guī)?；南嚓P(guān)產(chǎn)品應用，因此，未來還是充滿了挑戰(zhàn)。

圖 6 Chiplet 技術(shù)封裝體的剖面結(jié)構(gòu)示意圖

本文內(nèi)容源于【中國集成電路】

審核編輯：湯梓紅