PCIE的阻抗控制，到底是選擇85還是100歐姆好？

高速先生成員--周偉

我們經(jīng)常遇到很多系統(tǒng)通過高速連接器相連，信號按照Pcie3或者Pcie4的協(xié)議來走線，往往很多連接器的阻抗通常是100ohm的標準，而Pcie3或者Pcie4按照協(xié)議或者芯片要求卻是85ohm的標準，那么這個時候我們的線路阻抗到底是按照85還是100歐姆會比較好呢？

如下是關于線路阻抗的一些芯片要求或者協(xié)議要求。

總結起來就是Pcie3.0以下是100ohm，Pcie3或者以上就是85ohm的標準，速率越高，阻抗的公差要求就越嚴格。

現(xiàn)在我們的一個客戶就遇到了一個上面的實際問題?？蛻舻南到y(tǒng)是由CPU板和FPGA板組成，其中CPU板上面有4個高速連接器分別與FPGA板上的一個連接器對接，中間的信號使用Pcie3.0協(xié)議，后面可能會升級支持到Pcie4.0協(xié)議，而中間的連接器是常規(guī)背板連接器，如下圖所示：

然后客戶反饋的問題如下：

同時測試的眼圖也比較差，眼睛幾乎快睜不開了，一副沒睡醒的樣子。

對應CPU板的位置如下圖所示：

同一個板子，其中有兩個連接器對接的容易出問題，另外兩個沒發(fā)現(xiàn)什么問題，出現(xiàn)這種情況，我們的處理措施是先看看PCB設計，然后根據(jù)設計情況再看下一步的安排。

打開PCB設計文件，查看Card3連接器上TX0和Card4連接器上RX1的走線，分別如下所示：

Card3連接器上TX0在底層，連接器處也做了反盤挖空處理，BGA處沒有優(yōu)化，和其他的信號一起走過去的，優(yōu)化方式也是差不多，沒有理由單獨這根信號比較差；

Card4連接器上RX1在Art12層，除BGA處沒有優(yōu)化外其它也都有相應的優(yōu)化，只是這根信號是在一組走線的邊沿。從設計來看也沒有太多問題，比較常規(guī)。

從設計來看確實看不出明顯的問題，事出反常必有妖，了解我們高速先生套路的童鞋們肯定知道我們下一步的操作，那就是是騾子是馬，拉出來溜溜—實物板測試一下阻抗，看看阻抗到底有什么區(qū)別。

Card3接底板的系統(tǒng)阻抗

從Card3的系統(tǒng)阻抗來看，首先問題最大的連接器阻抗偏高，最高到了107ohm，其次出問題的TX0信號在Card3上的阻抗最低，在83ohm左右，而底板的阻抗在90~91ohm左右，此時從反射角度來看，TX0線路上的阻抗和連接器的阻抗偏差最大；

Card4接底板的系統(tǒng)阻抗

從Card4的系統(tǒng)阻抗來看，問題最大的仍然是連接器阻抗比較高，最高到了107ohm左右，最高阻抗正好是出問題的RX1信號，Card4整體的阻抗都在88ohm左右，而底板的阻抗在94ohm左右，此時從反射角度來看，RX1線路上的阻抗和連接器的阻抗偏差最大；

從兩塊板子系統(tǒng)阻抗的測試結果來看，都有幾個共性的特點：首先連接器阻抗偏高，其次底板阻抗控制在92~94ohm左右，而子卡不管是Card3還是Card4，阻抗應該是按照85ohm的阻抗要求來管控的，整體阻抗都在90ohm以下，另外出問題較多的兩根信號在系統(tǒng)上最低和最高阻抗的偏差最大，也就是反射最大。

看到這里，我們的問題來了：

從解決問題的角度出發(fā)，Card3和Card4連接器所在的子板怎么設計可能可以解決目前的問題？歡迎大家暢所欲言。

審核編輯 黃宇