了解抖動對高速鏈路的影響并將其降至最低

作者：Bill Schweber

時鐘振蕩器通過對系統(tǒng)組件進(jìn)行起搏來提供現(xiàn)代電路的定時心跳。隨著系統(tǒng)速度提高到數(shù)百兆赫茲 （MHz） 或更高，這些時鐘必須更快并提供非常低的抖動（通常低于 100 飛秒 （fs））以保持系統(tǒng)性能。盡管溫度和電壓會發(fā)生變化，但它們還必須隨著時間的推移保持其低抖動規(guī)格。

一些抖動是由信號路徑噪聲和失真引起的，使用時鐘恢復(fù)和重定時技術(shù)可以在一定程度上減少抖動。然而，抖動也由時鐘源產(chǎn)生，時鐘源通常是一個振蕩器。這是由于各種物理現(xiàn)象造成的，包括熱噪聲、工藝缺陷、電源噪聲、進(jìn)入時鐘振蕩器的其他外部噪聲、材料應(yīng)力和許多其他微妙因素。無論來源如何，設(shè)計人員都應(yīng)盡一切可能將固有的時鐘抖動降至最低，因為缺陷是不可逆的。

本文從不同角度討論了抖動問題。然后介紹了[Abracon LLC]的不同時鐘振蕩器，并展示了如何通過將時鐘振蕩器性能與應(yīng)用相匹配來最小化抖動。

抖動基礎(chǔ)知識

時鐘抖動是時鐘邊沿與其理想時間位置的偏差。這種抖動會影響時鐘信號起搏的數(shù)據(jù)信號的定時精度和傳輸精度，導(dǎo)致接收器解碼/解調(diào)電路或其他系統(tǒng)IC的信噪比（SNR）下降。這會導(dǎo)致更高的誤碼率 （BER）、增加重傳并降低有效數(shù)據(jù)吞吐量。

鑒于其重要性，時鐘抖動在通過電纜、連接器或電路板將信號從發(fā)射源傳遞到接收器的系統(tǒng)中被廣泛分析。根據(jù)應(yīng)用的不同，可以通過多種方式進(jìn)行表征，包括周期間抖動、周期抖動和長期抖動（圖 1）。

圖 1：術(shù)語“抖動”包含許多時序變化，包括周期間抖動、周期抖動和長期抖動。（圖片來源：VLSI Universe）

• 周期間抖動表示兩個連續(xù)周期內(nèi)時鐘周期的變化，與頻率隨時間的變化無關(guān)。
• 周期抖動是任何時鐘周期相對于其平均周期的偏差。它是理想時鐘周期和實際時鐘周期之間的差值，可以指定為均方根 （RMS） 周期抖動或峰峰值周期抖動。
• 長期抖動是指時鐘邊沿在較長時間內(nèi)偏離其理想位置。這有點類似于漂移。

抖動會破壞其他子功能、組件或系統(tǒng)用于實現(xiàn)低 BER 數(shù)據(jù)恢復(fù)的時序，或同步系統(tǒng)中內(nèi)存元件或處理器等組件的節(jié)奏。從圖2的眼圖中可以看出，這是位時序中交叉點的加寬。

圖 2：在眼圖中，抖動被視為數(shù)據(jù)流中關(guān)鍵時序交叉點的擴展。（圖片來源：Kevin K. Gifford/科羅拉多大學(xué)）

對于串行數(shù)據(jù)鏈路，接收端的電路必須嘗試重新建立自己的時鐘，以實現(xiàn)最佳的數(shù)據(jù)流解碼。為此，它必須同步并鎖定到源時鐘上，通常使用鎖相環(huán) （PLL）。抖動會影響系統(tǒng)精確執(zhí)行此操作的能力，從而影響其以低 BER 恢復(fù)數(shù)據(jù)的能力。

請注意，抖動可以在時域和頻域中測量;兩者都是對同一現(xiàn)象同樣有效的觀點。相位噪聲是振蕩器信號周圍噪聲頻譜的頻域視圖，而抖動是振蕩器周期定時精度的時域測量。

抖動測量可以用多種方式表示。它通常使用時間單位引用，例如“10 皮秒的抖動”（ps）。均方根 （RMS） 相位抖動是從相位噪聲（頻域）測量得出的時域參數(shù)。抖動有時也稱為相位抖動，這可能會造成混淆，但它仍然是時域抖動參數(shù)。

隨著鏈路工作頻率及其時鐘從幾十MHz加速到數(shù)百MHz甚至更高，時鐘源上的允許抖動降低到100 fs左右或更低。這些頻率適用于光模塊、云計算、網(wǎng)絡(luò)和高速以太網(wǎng)，所有這些功能和應(yīng)用都需要 100 至 212/215 MHz 的載波頻率和高達(dá) 400 Gbps 的數(shù)據(jù)速率。

管理晶體

創(chuàng)建穩(wěn)定、一致、準(zhǔn)確頻率時鐘信號的最常見方法是使用石英晶體振蕩器。相關(guān)的振蕩器電路支持晶體。有許多這樣的電路系列，每個系列都有不同的權(quán)衡。自 1930 年代以來，晶體一直用于中頻（300 千赫茲 （kHz） 至 3 MHz）和高頻（3 至 30 MHz）射頻頻段的無線電通信。

生成低抖動時鐘的一種廣泛使用的方法是使用基于PLL的架構(gòu)的眾多變體之一。例如，Abracon 的 AX5 和 AX7 ClearClock? 系列器件分別采用 5 × 3.2 mm 和 5 × 7 mm 封裝，采用先進(jìn)的 PLL 技術(shù)，可實現(xiàn)卓越的低抖動性能（圖 3）。

圖 3：Abracon AX5 和 AX7 時鐘振蕩器采用多種基于 PLL 的設(shè)計之一，但進(jìn)行了細(xì)微的增強，以最大限度地減少抖動。（圖片來源：Abracon）

除了工作頻率和振蕩器設(shè)計外，抖動性能還受到振蕩器核心石英晶體物理尺寸的影響。隨著該晶體尺寸的減小，提供卓越的RMS抖動性能變得更具挑戰(zhàn)性。

對于 100 至 200 MHz 頻段的時鐘解決方案，并且外形尺寸比基于 PLL 的 AX5 和 AX7 器件更小，需要一種新的振蕩器架構(gòu)。這些對較小尺寸的要求通常與最新一代的光收發(fā)器和模塊有關(guān)。設(shè)計100至200 MHz范圍內(nèi)的時鐘振蕩器有四種既定方法：

1. 使用帶有倒臺面石英坯的石英振蕩器作為諧振器元件
2. 使用帶有三泛音石英坯的石英振蕩器作為諧振器元件
3. 使用基于低于50 MHz的第三泛音/基波模式石英空白的振蕩器環(huán)路，或基于低于50 MHz的溫度補償晶體振蕩器，與整數(shù)或小數(shù)模式PLL IC配合
4. 使用基于低于 50 MHz 微機電系統(tǒng) （MEMS） 諧振器的振蕩器環(huán)路，與整數(shù)或小數(shù)模 PLL IC 配合

選項 1 不能提供最佳的 RMS 抖動性能，也不是最具成本效益的解決方案。選項 3 變得復(fù)雜且存在性能缺陷，而選項 4 的 MEMS 諧振器方法不符合 200 fs 最大 RMS 抖動的主要性能標(biāo)準(zhǔn)。相比之下，選項 2 使用優(yōu)化設(shè)計的第三泛音石英坯料，并考慮了電極的幾何形狀和切割角度的優(yōu)化。這種組合在成本、性能和尺寸方面是最佳的。

使用這種方法，Abracon 開發(fā)了“第三泛音”ClearClock 解決方案（圖 4）。這些器件采用更安靜的架構(gòu)，在小至 2.5 × 2.0 x 1.0 mm 的微型封裝中實現(xiàn)了卓越的超低 RMS 抖動性能和極高的能效。

圖 4：Abracon 的“第三泛音”ClearClock 解決方案使用更安靜的架構(gòu)來提高整體性能和能效。（圖片來源：Abracon）

在該方案中，精心設(shè)計第三泛音晶體空白，以及對所需載波信號進(jìn)行適當(dāng)?shù)臑V波和“捕獲”，可確保在所需載波頻率下具有出色的RMS抖動性能。

該架構(gòu)不使用典型的PLL方法，因此沒有上變頻。因此，不需要標(biāo)準(zhǔn)的PLL小數(shù)或整數(shù)乘法，最終輸出頻率與第三泛音石英晶體的諧振頻率具有一一對應(yīng)的相關(guān)性。由于沒有小數(shù)或整數(shù)乘法，因此簡化了設(shè)計，并以盡可能小的尺寸實現(xiàn)了最小的抖動。

現(xiàn)實中的規(guī)格和性能

時鐘振蕩器不僅僅是一個晶體及其模擬電路。它們包括緩沖，以確保振蕩器輸出負(fù)載及其短期和長期變化不會影響設(shè)備的性能。它們還支持各種差分?jǐn)?shù)字邏輯輸出電平，以實現(xiàn)電路兼容性。這種兼容性消除了對外部邏輯電平轉(zhuǎn)換IC的需求。這樣的IC會增加成本、占用空間和抖動。

由于時鐘振蕩器用于許多具有不同軌電壓的不同應(yīng)用，因此它們必須提供各種電源電壓，例如 +1.8 V、+2.5 V 或 +3.3 V，以及通常為 2.25 至 3.63 V 的自定義值。它們還必須具有不同的輸出格式選項，例如低壓正/偽發(fā)射極耦合邏輯 （ LVPECL ） 和低壓差分信號 （LVDS） 以及其他格式。

[看看AK2A和AK3A]這兩個晶體時鐘振蕩器系列，可以證明通過對材料、設(shè)計、架構(gòu)和測試的深入理解和集成可以實現(xiàn)的目標(biāo)。這兩個系列是相似的，它們的突出區(qū)別在于尺寸和最大頻率。

[AK2A]系列：該系列晶體振蕩器的標(biāo)稱頻率為 100 至 200 MHz，工作電壓為 2.5 V、3.3 V 和 2.25 至 3.63 V，具有 LVPECL、LVDS 和 HCSL 差分輸出邏輯。

所有系列成員都具有相似的性能，包括低 RMS 抖動。例如，[AK2ADDF1-100.000T] 是一款 100.00 MHz、3.3 V 器件，具有 LVDS 輸出和 160.2 fs 的 RMS 抖動（圖 5）。其頻率穩(wěn)定性非常出色，在整個溫度范圍內(nèi)優(yōu)于百萬分之 ±15 （ppm），采用尺寸為 2.5 × 2.0 × 1.0 mm 的 6 引腳表面貼裝器件 （SMD） 封裝。

圖 5：AK2ADDF1-100.000T 是一款具有 LVDS 輸出的 3.3 V、100 MHz 器件，抖動為 160 fs。（圖片來源：Abracon）

但是，隨著時鐘頻率的增加，抖動必須降低才能保持系統(tǒng)級性能。對于156.25 MHz LVDS振蕩器[AK2ADDF1-156.2500T]，典型RMS抖動降至83 fs。

[AK3A]系列：AK3A 系列器件比 AK2A 系列器件略大，尺寸為 3.2 × 2.5 × 1.0 mm（圖 6）。提供版本，額定頻率為 212.5 MHz，略高于 AK2A 系列的 200 MHz 限制。

圖 6：AK3A（右）晶體振蕩器比 AK2A 系列（左）略長、更寬;版本的頻率最高可達(dá) 212.5 MHz，而 AK2A 的頻率為 200 MHz。（圖片來源：Abracon）

此 AK3A 器件的整體規(guī)格與相應(yīng)的 AK2A 系列產(chǎn)品相似。[例如，AK3ADDF1-156.2500T3] 是一款 156.25 MHz LVDS 振蕩器，其典型 RMS 抖動為 81 fs，略好于 AK2A 系列的相應(yīng)產(chǎn)品。

兩個系列的抖動因工作頻率、工作電壓、封裝尺寸和輸出選擇而異。

其他實際注意事項

僅僅擁有一個僅在出廠當(dāng)天就達(dá)到規(guī)格的時鐘振蕩器是不夠的。與所有元件（尤其是模擬和無源元件）一樣，由于組成材料的老化和內(nèi)應(yīng)力，這些振蕩器會隨著時間的推移而漂移。

對于高性能時鐘振蕩器來說，這一現(xiàn)實尤其具有挑戰(zhàn)性，因為沒有方便或簡單的方法可以通過添加軟件或智能電路來糾正或補償這種漂移。但是，有一些方法可以減輕漂移的影響。其中包括最終用戶長時間老化以加速振蕩器老化，或在烘箱控制的外殼中使用溫度穩(wěn)定的振蕩器。前者耗時且對供應(yīng)鏈構(gòu)成挑戰(zhàn)，而后者則體積龐大、成本高昂且耗電。

認(rèn)識到老化是一個關(guān)鍵參數(shù)，Abracon 的 ClearClock 系列在 10 到 20 年的整個最終產(chǎn)品壽命范圍內(nèi)提供嚴(yán)格的、全面的頻率精度。在此期間，Abracon 確保符合優(yōu)于 ±50 ppm 的頻率穩(wěn)定性。這是通過精心選擇和制造第三泛音晶體并對其進(jìn)行調(diào)節(jié)來實現(xiàn)的，使其在-20°C至+70°C范圍內(nèi)達(dá)到±15 ppm的穩(wěn)定性，在-40°C至+85°C范圍內(nèi)達(dá)到±25 ppm的穩(wěn)定性。

與往常一樣，工程是關(guān)于權(quán)衡的。與前代系列（分別為第一代 AK2 和 AX3）相比，Abracon AK2A 和 AK3A 系列通過使用下一代（第二代）振蕩器 ASIC 提供了改進(jìn)的抖動噪聲性能，從而確保了超低 RMS 抖動性能。

這種改進(jìn)是以功耗略有增加為代價的。最大電流消耗從第一代的 50 毫安 （mA） 增加到第二代的 60 毫安，盡管低壓設(shè)備運行的電流約為該值的一半。因此，第二代 ClearClock 振蕩器提供超低 RMS 抖動，同時仍保持低功耗。

結(jié)論

定時振蕩器是數(shù)據(jù)鏈路或時鐘功能的核心，其精度、抖動和穩(wěn)定性是實現(xiàn)所需系統(tǒng)級性能（包括高信噪比和低誤碼率）的關(guān)鍵參數(shù)。通過創(chuàng)新的材料選擇和架構(gòu)，可以實現(xiàn)更高的時鐘頻率，這些材料和架構(gòu)符合行業(yè)及其各種標(biāo)準(zhǔn)所要求的嚴(yán)格性能規(guī)范。Abracon AK2A 和 AK3A 系列在 100 至 200 MHz 范圍內(nèi)具有低于 100 fs 的抖動，采用 SMD 封裝，每側(cè)僅幾毫米。