摩爾定律的未來：CMOS技術的挑戰(zhàn)與機遇

受到威脅的不是摩爾定律本身，而是它所代表的促進經濟增長、科學進步和可持續(xù)創(chuàng)新的能力。

CMOS 技術通過平衡性能、能源效率和經濟性，徹底改變了電子行業(yè)。片上系統(tǒng) （SoC） 范例允許采用通用方法來驅動日益復雜的系統(tǒng)，在單個芯片上集成越來越多的晶體管。正如已故的戈登摩爾在半個多世紀前所預測的那樣，這也實現(xiàn)了大批量和低成本的生產，提高了電子產品的可承受性。 摩爾表示，半導體芯片上的晶體管數(shù)量每兩年就會增加一倍，這一趨勢將推動日益強大和高效的電子設備的發(fā)展。簡而言之，你可以通過把事情變得更小來讓事情變得更好。 對小型化和通用設計的極大關注是 CMOS 在過去幾十年中取得巨大成功的核心，但如今已接近其物理極限。

CMOS 縮放遇到多個障礙

雖然 SoC 方法提供了最大的能源效率，但它促使系統(tǒng)架構師在 CMOS 平臺內積累大量復雜的功能。2000年代誕生的多核架構的優(yōu)化導致了多種計算引擎的興起，從最初的CPU到GPU的分割，到不同功率優(yōu)化的處理器，再到不同類型的加速器。多年來，SoC 內的內存子系統(tǒng)也發(fā)生了廣泛的多樣化，導致了復雜的層次結構和各種訪問機制。 這種持續(xù)優(yōu)化背后的驅動力是需要根據其必須執(zhí)行的任務類型或工作負載來優(yōu)化計算系統(tǒng)，每個任務或工作負載都高度特定于目標應用程序。值得注意的是，這種演變甚至可以在單一技術平臺內實現(xiàn)，而且就目前情況而言，有幾個重要的障礙阻礙了其進一步發(fā)展：

我們正在見證由微凸塊節(jié)距縮放和混合鍵合驅動的芯片間電氣互連的巨大進步，這允許對 SoC 功能進行細粒度劃分?；诠韫庾訉W的光學互連和 3D 互連的進步實現(xiàn)了聯(lián)合封裝，以更短的長度提供高帶寬、低功耗的光學連接。這就引出了一個問題：SoC 方法是否仍然保持其原有的能效優(yōu)勢。分成多個芯片可以在成本和性能優(yōu)化方面帶來巨大的好處。

應用的多樣性需要先進的技術來突破計算性能的界限，這使得 CMOS 達到了其作為通用平臺所能提供的極限。設計人員現(xiàn)在需要解決單一平臺的限制，這有時會導致效率大幅降低。

整個 CMOS 平臺的整體縮放解決方案變得越來越難以實現(xiàn)。例如，2 納米納米片技術將使傳統(tǒng)的厚氧化物 IO 電路從 SoC 中移出。SRAM 的擴展程度不如邏輯，并且 SoC 中的功率需要通過背面互連網絡進行分配，因為正面互連電阻會變得令人望而卻步。

由于晶體管 RC 寄生效應的增長快于驅動強度的增長，CMOS 的節(jié)點到節(jié)點性能改進也顯著降低。由于設計規(guī)則和工藝集成的復雜性，先進 CMOS 的設計和晶圓成本顯著增加，因此出現(xiàn)了這種情況。

從通用到“驚喜彩票”

在技術和產品需求不斷變化的有趣背景下，創(chuàng)造性的組合催生了創(chuàng)新的解決方案。例如，Apple M1 Ultra 本質上是通過硅橋將兩個芯片縫合在一起，從而創(chuàng)建具有前所未有的性能和功能的混合 SoC。AMD 通過在原始處理器 SoC 頂部 3D 堆疊 SRAM 芯片來增加內存容量。在人工智能領域，超級橫向擴展處理系統(tǒng)（例如全晶圓 Cerebras 的 WSE-2 和 Nvidia 的大型 GPU 芯片 H100 組合 HBM DRAM）正在突破深度學習計算的界限。

上面的例子說明了技術開發(fā)是如何根據給定應用程序空間的具體需求而被推向極端的。與此同時，增強現(xiàn)實和虛擬現(xiàn)實、6G 無線和自動駕駛汽車等新興應用將需要極大的性能改進和功耗降低。工作負載和操作條件將進一步增加 CMOS 所支持的實現(xiàn)的多樣性，從而迫使人們做出更多次妥協(xié)。 換句話說，我們正在目睹 CMOS 未能發(fā)揮其作為通用技術的強大作用。相反，我們最終會遇到這樣的情況：應用程序的成功將取決于可用的 CMOS 滿足其特定邊界條件的程度。Sara Hooker 創(chuàng)造了“硬件彩票”，表明硬件決定了哪些研究想法會成功或失敗。

協(xié)同優(yōu)化系統(tǒng)和技術

當你唯一的工具是錘子時，你很容易把所有問題都當作釘子來對待。解決這個難題的唯一方法是擴展工具箱。換句話說，我們需要更加通用的技術平臺，因為移動芯片組的能源、成本、溫度、功率密度、內存容量、速度等限制與 HPC 或 VR 系統(tǒng)的限制非常不同。 這就是為什么我們設想一種由系統(tǒng)技術協(xié)同優(yōu)化 （STCO） 驅動的全新范例：CMOS 2.0。STCO 涉及系統(tǒng)設計人員與技術團隊密切合作，以確定最合適的選項，而不是依賴現(xiàn)成的擴展選項。技術團隊在開發(fā)下一代產品時還需要了解特定的系統(tǒng)規(guī)范。應用程序、工作負載和系統(tǒng)限制的多樣性將需要更廣泛的技術選擇。 它需要重新思考技術平臺，以便滿足各種系統(tǒng)和應用程序的需求。CMOS 2.0 通過啟用定制芯片來實現(xiàn)這一目標，這些芯片是根據多個 3D 堆疊層中的各種功能的智能分區(qū)而構建的。

CMOS2.0 具有與經典 CMOS 平臺相同的“外觀和感覺” 與我們今天看到的異構系統(tǒng)不同，在異構系統(tǒng)中，混合鍵合解決了內存限制，有源中介層解決了帶寬限制，背面配電網絡解決了功耗問題，而 CMOS 2.0 通過在 SoC 內部引入異構性，采取了更具革命性的方法。它將具有與經典 CMOS 平臺相同的“外觀和感覺”，同時為系統(tǒng)優(yōu)化提供更多功能。密集邏輯層將代表大部分成本，并且仍然需要擴展。然而，其他縮放限制現(xiàn)在已被物理刪除到其他層。

兩全其美

CMOS 2.0 將利用現(xiàn)有的和新的先進 2.5D 和 3D 互連技術，例如密集間距銅混合鍵合、電介質鍵合、小芯片集成、晶圓背面處理以及涉及異質層轉移的順序 3D 集成。它將允許 SoC 的高互連粒度以及封裝內系統(tǒng)提供的高科技異構性，從根本上解除傳統(tǒng) CMOS 的限制。 CMOS 2.0 將允許使用低電容、低驅動晶體管來驅動短程互連，同時利用單獨層中的高驅動晶體管來驅動長程互連。新的嵌入式存儲器可以作為高速緩存層次結構中的單獨層引入。它還可以實現(xiàn)極端的 BEOL 節(jié)距圖案以進行縮放，而不受電源壓降的限制。

引入非硅器件（如 2D 材料）、新型嵌入式存儲器（如 MRAM 或沉積氧化物半導體）將變得更加容易，因為它們無需滿足通用 CMOS 規(guī)范。對于設計人員來說，CMOS 2.0 平臺感覺就像傳統(tǒng)的 CMOS，但具有顯著擴展且更通用的工具箱。 雖然尺寸縮放不再是推動計算縮放的唯一答案，但 CMOS 2.0 不會消除增加密度的需要。然而，擴展問題必須以更全面的方式解決，因為答案會根據應用程序的不同而不同。高密度邏輯將優(yōu)化每瓦性能，而高驅動邏輯則保持關鍵路徑中的帶寬和性能。擴展性較差的設備，例如密集邏輯厚氧化物 IO、電源開關、模擬或 MIMCAP，現(xiàn)在可以使用更具成本效益的技術節(jié)點集成在單獨的層中。移除所有必要但不可擴展的 SoC 部件也為一系列新型設備打開了大門。

革命已經開始

背面配電網絡是我們進入新 CMOS 2.0 時代的第一個跡象。所有主要代工廠都宣布他們將轉向在晶圓背面配備配電系統(tǒng)的集成芯片，這對于實現(xiàn)高性能和節(jié)能電子設備變得越來越重要。晶圓背面處理的使用為集成電源開關等設備、從正面遷移全局時鐘路由或添加新的系統(tǒng)功能提供了機會。 可以說，這種范式轉變提供了更復雜的技術現(xiàn)實。

EDA 工具的發(fā)展速度有多快？分區(qū)的成本和復雜性是否會變得令人望而卻步？CMOS 2.0 平臺的熱性能是否可控？只有時間會給出答案。引用德國哲學家和革命家弗里德里?！ざ鞲袼沟脑挘骸皼]有人確切知道他正在創(chuàng)造的革命?！?與此同時，這也正是這些時代如此迷人的原因。探索這些未知領域需要整個半導體生態(tài)系統(tǒng)的密切合作和共同創(chuàng)新。受到威脅的不是摩爾定律本身，而是它所代表的促進經濟增長、科學進步和可持續(xù)創(chuàng)新的能力。