大規(guī)模 SoC 原型驗(yàn)證面臨哪些技術(shù)挑戰(zhàn)？

隨著電子設(shè)計(jì)自動(dòng)化（EDA）驗(yàn)證工具的重要性日益增加，開(kāi)發(fā)者們開(kāi)始尋求減少流片成本和縮短開(kāi)發(fā)周期的方法。其中，使用可編程邏輯芯片（FPGA）來(lái)構(gòu)建有效的驗(yàn)證流程成為一種流行的解決方案，這種方法被稱為原型驗(yàn)證。

原型驗(yàn)證在EDA流程中起到了至關(guān)重要的作用。一方面，它可以對(duì)芯片進(jìn)行功能驗(yàn)證，確保設(shè)計(jì)的基本功能符合預(yù)期。在基本功能驗(yàn)證通過(guò)后，通過(guò)原型驗(yàn)證就可以提前開(kāi)始驅(qū)動(dòng)的開(kāi)發(fā)，不用等待芯片流片（Tape Out）后的結(jié)果。當(dāng)芯片回片后，應(yīng)用程序可以直接基于原型驗(yàn)證版本的驅(qū)動(dòng)進(jìn)行簡(jiǎn)單的適配，從而應(yīng)用于SoC（系統(tǒng)級(jí)芯片）上，這極大地縮短了SoC芯片的上市時(shí)間（Time-to-Market）。

但隨著ASIC設(shè)計(jì)變得越來(lái)越龐大和復(fù)雜，開(kāi)發(fā)周期也日益緊迫，需要左移驗(yàn)證周期。相較于硬件仿真，原型驗(yàn)證變得愈發(fā)重要。然而，單片F(xiàn)PGA已無(wú)法滿足大規(guī)模SoC的需求，商用原型驗(yàn)證系統(tǒng)的使用已經(jīng)邁入多FPGA系統(tǒng)的時(shí)代。如今的研發(fā)團(tuán)隊(duì)迫切需要一款自動(dòng)化程度高、性能強(qiáng)、穩(wěn)定性好的國(guó)產(chǎn)商用原型驗(yàn)證平臺(tái)。這樣的平臺(tái)不僅需要具備強(qiáng)大的RTL級(jí)分割、多片F(xiàn)PGA之間的互聯(lián)拓?fù)浣Y(jié)構(gòu)、高效的自動(dòng)化流程、優(yōu)化的性能和可靠的穩(wěn)定性，還需要滿足國(guó)產(chǎn)化和可擴(kuò)展性的要求，才能幫助芯片公司在激烈的市場(chǎng)競(jìng)爭(zhēng)中脫穎而出。這些都對(duì)當(dāng)前的原型驗(yàn)證提出了更高的要求，也帶來(lái)了前所未有的技術(shù)挑戰(zhàn)。

01

大規(guī)模SoC原型驗(yàn)證技術(shù)的挑戰(zhàn)

高性能
軟件開(kāi)發(fā)團(tuán)隊(duì)的目標(biāo)是在平臺(tái)上盡早進(jìn)行軟件開(kāi)發(fā)，確保驗(yàn)證的軟件能快速移植到實(shí)際芯片上，性能達(dá)到測(cè)試需求（10MHz以上）。這意味著原型驗(yàn)證平臺(tái)不僅要準(zhǔn)確模擬最終芯片的行為，還要提供與實(shí)際硬件一致的環(huán)境，確保開(kāi)發(fā)階段發(fā)現(xiàn)的問(wèn)題不會(huì)在最終產(chǎn)品中重現(xiàn)。這對(duì)平臺(tái)的準(zhǔn)確性和兼容性提出了高要求，主要挑戰(zhàn)在于保持模擬環(huán)境與實(shí)際硬件的一致性，并在較低頻率下進(jìn)行高效調(diào)試和驗(yàn)證。
大規(guī)模設(shè)計(jì)分割
由于大規(guī)模復(fù)雜SoC設(shè)計(jì)規(guī)模龐大，將設(shè)計(jì)映射到由多個(gè)FPGA組成的網(wǎng)絡(luò)，即設(shè)計(jì)分割。如何自動(dòng)化、高性能并加速實(shí)現(xiàn)大規(guī)模原型驗(yàn)證系統(tǒng)？要做好設(shè)計(jì)分割，關(guān)鍵就在于解決并行綜合、并行編譯、自動(dòng)化編譯、增量編譯、RTL自動(dòng)分割和自動(dòng)化管腳復(fù)用TDM IP等技術(shù)點(diǎn)。
首先是設(shè)計(jì)綜合時(shí)間長(zhǎng)。對(duì)于幾億甚至數(shù)十億門(mén)的SoC設(shè)計(jì)，如果將整個(gè)設(shè)計(jì)映射到FPGA進(jìn)行綜合，時(shí)間可能長(zhǎng)達(dá)數(shù)天或數(shù)周。這對(duì)于需要頻繁修改代碼的用戶來(lái)說(shuō)是不可接受的。因此，需要采用并行綜合的方法。
再者就是編譯時(shí)間長(zhǎng)。面對(duì)特別大的設(shè)計(jì)規(guī)模，編譯時(shí)間過(guò)長(zhǎng)不僅會(huì)延緩開(kāi)發(fā)進(jìn)度，還會(huì)影響設(shè)計(jì)的迭代和優(yōu)化。具體而言，開(kāi)發(fā)者需要等待編譯完成，無(wú)法快速進(jìn)行下一步操作，降低了工作效率；每次修改代碼后都需要長(zhǎng)時(shí)間等待編譯結(jié)果，限制了設(shè)計(jì)的快速迭代和優(yōu)化；長(zhǎng)時(shí)間的編譯需要占用大量計(jì)算資源和時(shí)間，增加了項(xiàng)目的成本和資源消耗。這就需要采用并行編譯、全自動(dòng)編譯和增量編譯等方法。
其次是RTL級(jí)分割。使用RTL分割工具對(duì)大規(guī)模SoC設(shè)計(jì)進(jìn)行分析和資源估算，然后分層分割為多個(gè)以目標(biāo)FPGA為頂層的RTL模塊，并行綜合這些模塊以縮短時(shí)間。雖然RTL級(jí)自動(dòng)分割能顯著減少工作量，但其實(shí)現(xiàn)難點(diǎn)在于分割算法的效率和精度。市場(chǎng)上供應(yīng)商的分割算法成熟度不一，面對(duì)更復(fù)雜和大規(guī)模設(shè)計(jì)時(shí)，仍需不斷改進(jìn)。
最后是時(shí)分復(fù)用（TDM）技術(shù)的挑戰(zhàn)。TDM通過(guò)在不同時(shí)間段內(nèi)共享同一物理資源，提高資源利用率。在原型驗(yàn)證中，TDM可以用于復(fù)用FPGA管腳，從而減少對(duì)FPGA資源的需求。這對(duì)于高密度設(shè)計(jì)尤為重要，能有效應(yīng)對(duì)有限的FPGA資源限制，確保設(shè)計(jì)能夠正確映射并運(yùn)行。
基于高速收發(fā)器（Transceiver）IO的管腳時(shí)分復(fù)用（TDM）IP有兩種分割模式：
自動(dòng)化分割模式：使用專門(mén)的軟件進(jìn)行大規(guī)模SoC設(shè)計(jì)的自動(dòng)化分割，并利用FPGA的Transceiver IO實(shí)現(xiàn)單拍傳輸?shù)腡DM IP。這種方式省時(shí)省力，但帶來(lái)的性能開(kāi)銷使分割后的系統(tǒng)最高只能工作在20MHz左右，無(wú)法滿足某些大規(guī)模芯片設(shè)計(jì)的原型驗(yàn)證速度需求。
總線協(xié)議分割模式：基于FPGA之間的Transceiver IO進(jìn)行總線協(xié)議分割。分割后的系統(tǒng)時(shí)鐘能工作在幾十MHz到100MHz以上，滿足高性能需求。但這種方式要求FPGA之間的分割邊界只能是總線接口，且用戶需要手動(dòng)例化Transceiver接口IP設(shè)計(jì)。
這兩種分割模式各有優(yōu)缺點(diǎn)。自動(dòng)化分割模式更省時(shí)省力，但性能有限；總線協(xié)議分割模式性能更高，但只能在限定環(huán)境下使用。如何結(jié)合先進(jìn)的分割算法和TDM技術(shù)，顯著提高SoC設(shè)計(jì)的驗(yàn)證效率，是許多商用原型驗(yàn)證供應(yīng)商的關(guān)鍵技術(shù)競(jìng)爭(zhēng)點(diǎn)。
完整工具鏈支持
完善的工具鏈?zhǔn)强s短實(shí)現(xiàn)周期、減輕團(tuán)隊(duì)負(fù)擔(dān)的關(guān)鍵，包含協(xié)同仿真軟件、遠(yuǎn)程訪問(wèn)與管理、多用戶模式等。不成熟的工具會(huì)導(dǎo)致團(tuán)隊(duì)花費(fèi)大量時(shí)間在調(diào)試上，并可能導(dǎo)致頻繁的錯(cuò)誤和不準(zhǔn)確的分割結(jié)果，從而延長(zhǎng)開(kāi)發(fā)時(shí)間和浪費(fèi)資源。只有具備這些特性的自動(dòng)化工具鏈，才能滿足現(xiàn)代芯片設(shè)計(jì)和驗(yàn)證的需求，顯著提高生產(chǎn)力和工作效率。
豐富的外設(shè)子卡方案
為了更好地支持軟硬件聯(lián)合開(kāi)發(fā)，原型驗(yàn)證平臺(tái)需要配備特殊的高速外圍接口，如DDR4、USB 3.0和PCIe Gen5等，實(shí)現(xiàn)高效的數(shù)據(jù)傳輸和交互。選擇BYO（Build Your Own）的開(kāi)發(fā)團(tuán)隊(duì)自行設(shè)計(jì)子卡，會(huì)增加調(diào)試的不確定性和調(diào)試周期。高速接口的調(diào)試通常消耗大量人力資源，很多問(wèn)題只能依靠調(diào)試經(jīng)驗(yàn)解決，費(fèi)時(shí)費(fèi)力且效果不佳。此外，一些Memory控制器IP由于缺乏FPGA廠商提供的PHY解決方案，無(wú)法在原型驗(yàn)證系統(tǒng)中正常運(yùn)行，增加了設(shè)計(jì)驗(yàn)證的風(fēng)險(xiǎn)。
因此，原型驗(yàn)證平臺(tái)需要提供豐富的外設(shè)子卡方案，支持多種高速接口，并確保其性能穩(wěn)定，以減少開(kāi)發(fā)團(tuán)隊(duì)的工作量，提高調(diào)試效率，確保SoC設(shè)計(jì)的準(zhǔn)確性和可靠性。
調(diào)試與觀測(cè)
大規(guī)模設(shè)計(jì)調(diào)試是原型驗(yàn)證領(lǐng)域又一挑戰(zhàn)，當(dāng)用戶的待驗(yàn)證 SoC 設(shè)計(jì)下載到原型驗(yàn)證系統(tǒng)無(wú)法正常運(yùn)行的時(shí)候，開(kāi)發(fā)人員需要有效的調(diào)試方案來(lái)排查故障的原因。開(kāi)發(fā)人員需要有效的軟件調(diào)試和觀測(cè)工具，以快速定位和解決問(wèn)題。
強(qiáng)大的調(diào)試工具包括邏輯分析儀（ILA）、協(xié)議分析儀和實(shí)時(shí)監(jiān)控工具等。這些工具必須能夠與原型驗(yàn)證平臺(tái)無(wú)縫集成，提供實(shí)時(shí)的調(diào)試信息和可視化的數(shù)據(jù)分析功能。此外，還需要支持遠(yuǎn)程調(diào)試，以便在不同地理位置的團(tuán)隊(duì)之間進(jìn)行協(xié)作。主要挑戰(zhàn)在于如何在不影響系統(tǒng)性能的情況下，提供詳盡的調(diào)試信息，以及設(shè)計(jì)直觀高效的調(diào)試界面。確保這些工具能夠快速、準(zhǔn)確地反饋系統(tǒng)狀態(tài)和數(shù)據(jù)，以便開(kāi)發(fā)人員及時(shí)發(fā)現(xiàn)和解決潛在問(wèn)題。
雖然用戶可以用 FPGA 廠商提供的 ILA 進(jìn)行多 FPGA 的級(jí)聯(lián)調(diào)試，但是也存在著諸如用戶邏輯資源占用，存儲(chǔ)深度，Probe 數(shù)量及多FPGA 的 Trigger 信號(hào)觸發(fā)的使用場(chǎng)景限制。為了滿足用戶以上的高密原型驗(yàn)證系統(tǒng)調(diào)試場(chǎng)景需求，用戶需要有更強(qiáng)大的調(diào)試方案支持對(duì)大型 SoC 設(shè)計(jì)進(jìn)行全系統(tǒng)的調(diào)試，利用最少的資源，完成多顆FPGA 的并行深度調(diào)試。
平臺(tái)穩(wěn)定性&產(chǎn)品方案
從項(xiàng)目角度來(lái)看，選擇商用原型驗(yàn)證平臺(tái)需要根據(jù)設(shè)計(jì)規(guī)模確定合適的容量，滿足各種項(xiàng)目需求。該平臺(tái)必須實(shí)現(xiàn)全芯片設(shè)計(jì)和驗(yàn)證，具備穩(wěn)定、可靠的性能，能執(zhí)行長(zhǎng)時(shí)間、不間斷的硬件壓力測(cè)試。此外，供應(yīng)商應(yīng)有豐富的產(chǎn)品選擇，大量現(xiàn)貨供快速交付，以及有效的供應(yīng)鏈管理，能夠快速響應(yīng)客戶需求，提供全面的技術(shù)支持，包括快速響應(yīng)的FAE服務(wù)。國(guó)外廠商可能無(wú)法提供本地化服務(wù)，而新興供應(yīng)商往往缺乏客戶積累和成熟的售后支持團(tuán)隊(duì)。

02

Prodigy芯神瞳原型驗(yàn)證解決方案

思爾芯的Prodigy芯神瞳提供穩(wěn)定可靠的產(chǎn)品，配備完整的工具鏈，以及豐富的外設(shè)接口子卡、內(nèi)存模型、降速橋方案等，提升驗(yàn)證效率，縮短芯片的驗(yàn)證周期。其設(shè)計(jì)分割后的性能高達(dá)20-50MHz，單機(jī)可達(dá)500MHz，滿足多種復(fù)雜SoC驗(yàn)證需求，適用于架構(gòu)設(shè)計(jì)、系統(tǒng)集成、軟件開(kāi)發(fā)、全系統(tǒng)驗(yàn)證和回歸測(cè)試等多個(gè)應(yīng)用場(chǎng)景。思爾芯在軟件功能和子卡方面不斷加大投入，特別是針對(duì)RTL邏輯分割、子卡開(kāi)發(fā)和復(fù)用等復(fù)雜問(wèn)題，Prodigy芯神瞳采用多種調(diào)試手段，時(shí)序驅(qū)動(dòng)的RTL級(jí)分割算法和內(nèi)置的增量編譯算法，為工程師提供強(qiáng)有力的支持。
時(shí)序驅(qū)動(dòng)的RTL分割，實(shí)現(xiàn)全自動(dòng)編譯
思爾芯的Prodigy芯神瞳支持時(shí)序驅(qū)動(dòng)的RTL分割，提供高速且穩(wěn)定的通用Serdes TDM IP，能夠處理大型IP設(shè)計(jì)，支持高達(dá)25Gbps的分割速率和8K:1的時(shí)分復(fù)用比。它還支持并行編譯、分布式編譯、全自動(dòng)編譯和增量編譯，大大減輕了團(tuán)隊(duì)的負(fù)擔(dān)。
具體而言，在多片系統(tǒng)中，大規(guī)模設(shè)計(jì)分割對(duì)于確保復(fù)雜ASIC設(shè)計(jì)能夠高效、準(zhǔn)確地進(jìn)行原型驗(yàn)證至關(guān)重要。思爾芯的Prodigy芯神瞳通過(guò)先進(jìn)的增量編譯和TDM時(shí)分復(fù)用等技術(shù)，進(jìn)一步優(yōu)化了分割的效率和性能。其時(shí)序驅(qū)動(dòng)的RTL級(jí)分割算法能夠自動(dòng)處理分割后設(shè)計(jì)中的TDM插入問(wèn)題，實(shí)現(xiàn)全自動(dòng)的分割編譯流程。這一過(guò)程不僅簡(jiǎn)化了設(shè)計(jì)分割，還通過(guò)內(nèi)置的增量編譯算法功能提供了更快的設(shè)計(jì)迭代和錯(cuò)誤排查能力，使設(shè)計(jì)工程師能夠更高效地評(píng)估和驗(yàn)證設(shè)計(jì)改動(dòng)，從而直接提升系統(tǒng)的整體性能。
此外，思爾芯提供了Chiplink作為AXI總線的分割方案，可為Arm、RISC-V等外置支持方案提供了更高效的解決方案。思爾芯的低延遲Chiplink AXI IP方案支持高達(dá)1024位寬的AXI DATA位寬，并能在每個(gè)Bank支持最多4組AXI協(xié)議，同時(shí)提供多種可配置的Serdes線速率，顯著提升了多核處理器和AXI周邊設(shè)備的速度和性能。

圖為Prodigy 芯神瞳RTL級(jí)設(shè)計(jì)分割流程
通過(guò)這些先進(jìn)的工具和功能，思爾芯不斷簡(jiǎn)化驗(yàn)證過(guò)程，提高設(shè)計(jì)效率，確保用戶能夠快速且準(zhǔn)確地完成驗(yàn)證任務(wù)。
多種調(diào)試手段，可遠(yuǎn)程管理和調(diào)試
Prodigy芯神瞳提供了一系列靈活且高效的調(diào)試手段，使得遠(yuǎn)程管理和調(diào)試變得簡(jiǎn)單高效。它支持多配置方式、實(shí)時(shí)硬件監(jiān)控、遠(yuǎn)程系統(tǒng)控制和硬件自檢測(cè)等功能。尤其是基于網(wǎng)絡(luò)的AXI Transactor，允許遠(yuǎn)程通過(guò)網(wǎng)絡(luò)訪問(wèn)和控制連接到AXI接口的設(shè)備。這對(duì)于遠(yuǎn)程調(diào)試和測(cè)試非常有用，可以在不同地點(diǎn)對(duì)硬件進(jìn)行操作和監(jiān)控。此外，思爾芯還提供了MDM Pro調(diào)試解決方案，提供最高125MHz的采樣頻率和最大64GB的波形存儲(chǔ)容量，能有效解決原型驗(yàn)證中多FPGA的協(xié)同調(diào)試問(wèn)題。
豐富的產(chǎn)品配置與容量
在硬件方面，Prodigy芯神瞳原型驗(yàn)證解決方案具備豐富多樣的產(chǎn)品配置，適用于小、中、大等各種規(guī)模設(shè)計(jì)，比如：

邏輯模塊 Logic Module（LM）-采用輕便型的單板結(jié)構(gòu)和外設(shè)接口，單機(jī)器3M~116M ASIC gates。通過(guò)支持高速 I/O 連接器互連實(shí)現(xiàn)高可擴(kuò)展性和高可重用性，為用戶在多個(gè)項(xiàng)目之間快速切換和重復(fù)使用提供了便利。
邏輯系統(tǒng) Logic System（LS）-桌面級(jí)原型驗(yàn)證系統(tǒng)，單機(jī)器14M~400M ASIC gates，。采用高度模塊化及一體化的設(shè)計(jì)，提供高靈活性和優(yōu)良性能，是中小型設(shè)計(jì)項(xiàng)目的理想選擇。
邏輯矩陣 Logic Matrix（LX）-適用于超大規(guī)模芯片設(shè)計(jì)與驗(yàn)證的企業(yè)級(jí)高密原型驗(yàn)證產(chǎn)品，單機(jī)器232M~392M ASIC gates。成熟的多板級(jí)聯(lián)方案使其具有易于超大規(guī)模邏輯擴(kuò)展特性，客戶端已成功部署百億門(mén)級(jí)系統(tǒng)。
90多種子卡，實(shí)現(xiàn)快速部署
Prodigy芯神瞳還提供多種子卡和參考設(shè)計(jì)，使用戶能夠快速實(shí)現(xiàn)所需的I/O接口和外圍設(shè)備，實(shí)現(xiàn)快速部署原型環(huán)境。Prodigy芯神瞳外置應(yīng)用庫(kù)具有以下優(yōu)勢(shì)：覆蓋率高，90多種子卡和配件覆蓋主流應(yīng)用領(lǐng)域；實(shí)用性強(qiáng)，現(xiàn)成的解決方案加速系統(tǒng)原型驗(yàn)證。多種模塊類別可供選擇：Arm處理器接口模塊、嵌入式和多媒體模塊、通用擴(kuò)展模塊、通用接口模塊、高速GT接口模塊、存儲(chǔ)模塊等。

產(chǎn)品穩(wěn)定可靠，全球客戶600+
思爾芯自2004年在上海成立以來(lái)，一直聚焦于數(shù)字前端EDA領(lǐng)域，并且是業(yè)內(nèi)最早開(kāi)發(fā)原型驗(yàn)證工具的企業(yè)之一。自2005年推出第一款原型驗(yàn)證產(chǎn)品起，思爾芯持續(xù)推出了八代產(chǎn)品，經(jīng)過(guò)多次迭代，在材質(zhì)、架構(gòu)、系統(tǒng)以及高速PCB仿真技術(shù)等方面的不斷優(yōu)化下，思爾芯已成為加快軟件開(kāi)發(fā)和芯片設(shè)計(jì)驗(yàn)證的優(yōu)選解決方案。
憑借20年的技術(shù)積累，Prodigy芯神瞳已成為市場(chǎng)認(rèn)可的成熟產(chǎn)品，滿足了不斷演進(jìn)的原型驗(yàn)證需求，并補(bǔ)充了諸多獨(dú)特的產(chǎn)品功能。如今，思爾芯的產(chǎn)品因其成熟和質(zhì)量穩(wěn)定，獲得了全球600多家客戶的認(rèn)可和使用。作為國(guó)產(chǎn)EDA的代表企業(yè)，思爾芯以其快速響應(yīng)能力贏得了客戶的信任和支持，多年來(lái)客戶對(duì)產(chǎn)品的認(rèn)可已超過(guò)三大家，已成為該領(lǐng)域的行業(yè)標(biāo)桿。