Plunify推出Kabuto_可最大限度地減少和消除性能錯(cuò)誤

Plunify？基于機(jī)器學(xué)習(xí)技術(shù)的現(xiàn)場(chǎng)可編程門陣列（FPGA）時(shí)序收斂和性能優(yōu)化軟件供應(yīng)商，今天推出了Kabuto？可最大限度地減少和消除性能錯(cuò)誤。

Kabuto完美的配合了Plunify的InTime？時(shí)序收斂和性能優(yōu)化功能以解決各個(gè)行業(yè)關(guān)鍵設(shè)計(jì)問(wèn)題，包括了數(shù)據(jù)中心，高級(jí)駕駛員輔助系統(tǒng)和高頻交易等市場(chǎng)。 Plunify的首席執(zhí)行官兼聯(lián)合創(chuàng)始人黃翰華（Harnhua Ng）的評(píng)論說(shuō)：“我們的機(jī)器學(xué)習(xí)功能用于時(shí)序收斂和優(yōu)化FPGA的設(shè)計(jì)可使我們的用戶能夠勝過(guò)其競(jìng)爭(zhēng)對(duì)手。

Plunify將在美國(guó)德克薩斯州奧斯汀的奧斯汀會(huì)議中心的設(shè)計(jì)自動(dòng)化大會(huì)（DAC）上展出，日期：6月19 - 21日，時(shí)間：上午10點(diǎn)至下午6點(diǎn)，展位號(hào)1631號(hào)展位，期間將持續(xù)提供其完整產(chǎn)品組合的演示。

介紹Kabuto修復(fù)RTL代碼性能

日本術(shù)語(yǔ)Kabuto“頭盔”通過(guò)推薦基于定時(shí)路徑和RTL代碼分析的寄存器傳輸級(jí)（RTL）代碼修復(fù)來(lái)保護(hù)FPGA設(shè)計(jì)免受性能錯(cuò)誤的影響。它讀取關(guān)鍵路徑信息并確定相應(yīng)的源代碼段，分析它們，然后提出RTL修復(fù)。

例如，Kabuto判斷確定需要pipeline流水設(shè)計(jì)，建議要修改的確切的代碼行，并確保正確檢查依賴關(guān)系。與linting工具不同，Kabuto建議在錯(cuò)誤的時(shí)序路徑上如何修正寄存器傳輸級(jí)（RTL）代碼。

InTime添加額外功能

隨著FPGA和設(shè)計(jì)流程變得越來(lái)越復(fù)雜，關(guān)鍵時(shí)序和性能問(wèn)題的數(shù)量和難度呈指數(shù)級(jí)增長(zhǎng)。 InTime時(shí)序收斂和性能優(yōu)化使用獨(dú)特的數(shù)據(jù)驅(qū)動(dòng)方法來(lái)解決這些挑戰(zhàn)，并幫助工程組實(shí)現(xiàn)其時(shí)序設(shè)計(jì)目標(biāo)。InTime學(xué)習(xí)并推斷出最佳的工具參數(shù)，如綜合選項(xiàng)，地點(diǎn)和路線選項(xiàng)以及放置位置使用于設(shè)計(jì)里。InTime通過(guò)使用統(tǒng)計(jì)建模和機(jī)器學(xué)習(xí)功能從數(shù)據(jù)中洞察和提取最優(yōu)參數(shù)以提高結(jié)果質(zhì)量。

最新版本提供了改進(jìn)的時(shí)序控制和性能功能。自動(dòng)放置功能現(xiàn)在支持Quartus Prime Pro17.0，Quartus 17.0，Vivado 2017.1。 InTime可在用戶的服務(wù)器或云計(jì)算環(huán)境中完全自動(dòng)化運(yùn)行。

最新的功能使客戶能夠不止構(gòu)建自己的專有設(shè)計(jì)數(shù)據(jù)庫(kù)，在確保工程團(tuán)隊(duì)在使用InTime更多的同時(shí)，該組學(xué)習(xí)數(shù)據(jù)庫(kù)將變得更聰明和智能，進(jìn)一步加快了設(shè)計(jì)時(shí)序收斂的時(shí)間。

雖然InTime主要用于時(shí)序收斂，但Plunify的算法也可以應(yīng)用于關(guān)鍵變量，如功耗和面積的優(yōu)化。

發(fā)貨和價(jià)格

· InTime以及Kabuto的測(cè)試版本可隨時(shí)發(fā)貨。

· 可應(yīng)要求提供。

Plunify在許多不同類型的FPGA設(shè)計(jì)中與各個(gè)工程組都有成功的案列和記錄，包括了在澳大利亞，中國(guó)，印度，日本，新加坡和美國(guó)都有銷售，同時(shí)各種客戶服務(wù)選項(xiàng)，包括現(xiàn)場(chǎng)培訓(xùn)、熱線支持和咨詢服務(wù)。

關(guān)于Plunify

Plunify的解決方案使設(shè)計(jì)人員能夠滿足FPGA設(shè)計(jì)性能目標(biāo)，縮短產(chǎn)品上市時(shí)間并降低開(kāi)發(fā)成本而不影響現(xiàn)有工作流程。它通過(guò)機(jī)器學(xué)習(xí)技術(shù)解決復(fù)雜的芯片設(shè)計(jì)時(shí)序和性能問(wèn)題，適用于各種市場(chǎng)，包括數(shù)據(jù)中心應(yīng)用和諸如高級(jí)駕駛輔助系統(tǒng)（ADAS）和高頻交易（HFT）等應(yīng)用。 Plunify的產(chǎn)品組合包括EDAxtend？芯片設(shè)計(jì)平臺(tái)，InTime時(shí)序收斂工具和Kabuto RTL性能顧問(wèn)工具。