SiC MOSFET溝道遷移率提升工藝介紹

以下文章來(lái)源于ICPMS冷知識(shí)，作者gz07apple

過(guò)去三十年，碳化硅功率半導(dǎo)體行業(yè)取得了長(zhǎng)足的進(jìn)步，但在降低缺陷方面依然面臨著重大挑戰(zhàn)。其主要問(wèn)題是——碳化硅與柵氧化層之間的界面處存在著大量的缺陷。在NMOS中, 反型層中產(chǎn)生的電子被高密度的界面陷阱等缺陷捕獲，導(dǎo)致溝道內(nèi)有效載流子數(shù)目大幅減少。此外，部分陷阱在俘獲電子之后會(huì)變成帶電中心，致使溝道表面的庫(kù)侖散射效應(yīng)加劇，溝道遷移率會(huì)進(jìn)一步下降。

半導(dǎo)體材料的電子遷移率是指，電子在單位電場(chǎng)作用下的平均速度，是衡量電子在被電場(chǎng)拉動(dòng)(或推動(dòng))并穿過(guò)半導(dǎo)體材料時(shí)速度的量度。電子遷移率越高的半導(dǎo)體材料，電阻率越低，通過(guò)相同的電流，損耗越小。由于碳化硅材料的電子遷移率比硅和氮化鎵都要低，若不采取手段實(shí)現(xiàn)該技術(shù)難點(diǎn)的突破，SiC MOSFET將面臨著因低溝道遷移率導(dǎo)致性能大打折扣的局面。

▲碳化硅材料的電子遷移率不高

為了在晶圓表面形成柵氧化層，器件制造廠商通常會(huì)選擇熱氧化處理工藝。對(duì)于傳統(tǒng)的硅基MOSFET來(lái)說(shuō)，硅晶圓表面可產(chǎn)出高質(zhì)量的氧化層。對(duì)于碳化硅晶圓，不僅無(wú)法通過(guò)熱氧化獲得高質(zhì)量的氧化層，更為嚴(yán)重的是，SiC與SiO2之間的界面缺陷比Si與SiO2之間高了100多倍。

▲碳化硅界面缺陷的主要類型

如上圖所示，根據(jù)位置分布，通常將SiC/SiO2界面附近的缺陷分為，界面陷阱(Dit)、近界面氧化物陷阱(NIOTs)、固定電荷、氧化層陷阱及移動(dòng)電荷。其中界面陷阱主要指位于碳化硅表面的陷阱，主要包括由于熱氧化產(chǎn)生的含碳副產(chǎn)物缺陷、懸掛鍵和晶格失配等形成的陷阱。

界面陷阱主要由金屬雜質(zhì)、結(jié)構(gòu)缺陷和氧化誘導(dǎo)等因素引起。界面陷阱會(huì)影響電子輸運(yùn)及復(fù)合，降低可移動(dòng)電子濃度，增加界面散射, 導(dǎo)致溝道遷移率下降, 比導(dǎo)通電阻上升。在硅中，氫和氮原子可以有效地消除界面陷阱，但在碳化硅中，氫鈍化效果相對(duì)較弱，無(wú)法顯著消除界面陷阱。

一、無(wú)碳?xì)埩?、低缺陷的氧化?/p>

眾所周知，退火工藝可以在一定程度上減少界面缺陷，降低界面陷阱密度，進(jìn)而提升溝道遷移率。特別是在含氮氛圍中退火，可以有效地將溝道遷移率提升6～12倍。

但由于退火溫度太高(約1300℃)，這會(huì)導(dǎo)致SiC/SiO2界面出現(xiàn)碳?xì)埩?。殘留的碳主要以下面幾種形式存在，如C-Si鍵、碳空位、硅酸鹽和碳化物。鑒于含碳副產(chǎn)物引發(fā)的界面缺陷是導(dǎo)致溝道遷移率下降的主要原因，因此業(yè)界迫切需要開發(fā)一種無(wú)碳?xì)埩舻臇叛趸瘜又谱鞴に嚒?/p>

日本京都大學(xué)的木本恒暢科研團(tuán)隊(duì)，在2022年提出了一項(xiàng)關(guān)于制作高質(zhì)量柵氧化層的工藝。大致流程如下：首先，通過(guò)氫刻蝕去除殘留在碳化硅晶圓表面的缺陷;其次，分兩種方式制作氧化層：一(Process A)是在晶圓表面先沉積一層硅薄膜，然后在750°C低溫下進(jìn)行氧化，可將其轉(zhuǎn)換為SiO2薄膜。由于硅氧化的起始溫度為700℃，而碳化硅的氧化起始溫度為900℃，因此750℃僅氧化硅而不會(huì)氧化碳化硅。二(Process B)是使用化學(xué)氣相沉積(CVD)方式直接沉積SiO2薄膜。

▲高質(zhì)量氧化層制作工藝流程

最后，引入氮原子以實(shí)現(xiàn)界面的高質(zhì)量化。傳統(tǒng)退火工藝通常使用一氧化氮對(duì)界面進(jìn)行氮化，但碳化硅不可避免地會(huì)被一氧化氮中的氧原子氧化，產(chǎn)生新的缺陷。因此，新退火工藝避免使用一氧化氮，而采用在高溫氮?dú)夥諊袩崽幚韥?lái)提高界面質(zhì)量。最終的評(píng)估結(jié)果是，Process A可以將界面缺陷密度降低到傳統(tǒng)工藝的十分之一，而Process B可以將界面缺陷密度降低到傳統(tǒng)工藝的五分之一。

考慮到界面缺陷的大幅降低，以600V或1200V的SiC MOSFET為例，其導(dǎo)通電阻可降低25~35%。換句話說(shuō)，原來(lái)65~75%的芯片尺寸就可以達(dá)到相同的額定電流，從而可以將器件成本降低約30%。由于新工藝不采用一氧化氮，相關(guān)成本還會(huì)進(jìn)一步下降。因?yàn)槭褂脛《镜囊谎趸坏ｋU(xiǎn)，而且還會(huì)增加安裝和維護(hù)廢氣處理設(shè)備以及檢測(cè)警報(bào)的成本。

二、優(yōu)質(zhì)的垂直晶面成膜

日本京都大學(xué)木本教授的科研團(tuán)隊(duì)，不僅提出了關(guān)于高質(zhì)量柵氧化層的制作工藝，而且發(fā)現(xiàn)在制造溝槽型MOSFET時(shí)，選擇與硅面(0001)垂直的A面或M面上形成柵氧化層，與傳統(tǒng)的硅面成膜的工藝相比，溝道遷移率可以提高約6～7倍。

▲溝槽型MOSFET新的垂直晶面選擇

▲不同晶面成膜后粗糙度對(duì)比

此外，通過(guò)摻雜較高濃度的鋁形成p阱，并在A面和M面上制造出了溝槽型SiC MOSFET。測(cè)量結(jié)果表明，相比傳統(tǒng)的平面型(Si面)，基于A面和M面的新晶面成膜方法將溝道遷移率分別提高到了6倍和80倍。這樣一來(lái)，不僅器件的可靠性大大提高，而且面積大幅減少，使成本可降低到原來(lái)的三分之一左右。

▲不同晶面成膜導(dǎo)致溝道遷移率差異

三、眼前一亮的混合外延層

要知道，3C-SiC MOSFET的溝道遷移率為100~370cm2/V·s，而4H-SiC MOSFET通常為20~40cm2/V·s，溝槽型器件為6~90cm2/V·s。上面提到，京都大學(xué)可以將溝道遷移率最高做到131cm2/V·s，但仍比3C-SiC MOSFET低三倍左右。

設(shè)想如果能夠制造一種混合外延層，既利用3C-SiC材料的高電子遷移率，又利用了4H-SiC材料的高擊穿場(chǎng)強(qiáng)。要實(shí)現(xiàn)這一目標(biāo)，則需要開發(fā)一種新的外延生長(zhǎng)技術(shù)，以無(wú)縫堆疊兩種不同晶型的碳化硅層。

2023年9月，日本東北大學(xué)的科研團(tuán)隊(duì)發(fā)明了一種名為同步橫向外延(Simultaneous Lateral Epitaxy，SLE)生長(zhǎng)方法。簡(jiǎn)單來(lái)說(shuō)，就是在4H-SiC的延伸基面上生長(zhǎng)3C-SiC層，3C-SiC也沿著4H-SiC基面延伸，這樣使得3C-SiC層與4H-SiC層之間的界面非常平坦，完全沒(méi)有原子偏差。

▲SLE外延層生長(zhǎng)法

使用掃描非線性介電常數(shù)電鏡(SNDM)測(cè)量的結(jié)果表明，3C-SiC表面的缺陷密度僅為4H-SiC的兩百分之一。SLE法大幅降低了界面缺陷密度，預(yù)測(cè)制作的MOSFET可將損耗降低30%以上。

由于SLE法能夠直接在碳化硅外延層表面引入不同的晶體結(jié)構(gòu)，而無(wú)需大幅改變現(xiàn)有的SiC MOSFET器件形狀或制造工藝，預(yù)計(jì)該方法可以快速導(dǎo)入現(xiàn)有的器件生產(chǎn)線。

總結(jié)

本文介紹了三種碳化硅MOSFET溝道遷移率提升工藝，包括通過(guò)工藝創(chuàng)新制作無(wú)碳?xì)埩?、低缺陷氧化?針對(duì)溝槽型器件選擇優(yōu)質(zhì)垂直晶面成膜;使用SLE生長(zhǎng)法制作含高遷移率的3C-SiC混合外延層。

SiC MOSFET器件目前存在兩個(gè)主要技術(shù)難點(diǎn)沒(méi)有完全突破：低溝道遷移率和高溫、高電場(chǎng)下柵氧化層的可靠性。在克服這兩個(gè)問(wèn)題后，碳化硅功率半導(dǎo)體行業(yè)將迎來(lái)爆發(fā)式增長(zhǎng)。